ASC Final
ASC Final Quiz
Test your knowledge on advanced processor architectures and memory management with the ASC Final Quiz. This quiz covers essential concepts related to pipeline processors, memory hierarchy, VLIW architecture, and cache management.
- 15 engaging questions
- Multiple choice and ranking formats
- Perfect for students and professionals alike
Frecventa maxima a ceasului unui procesor pipeline este limitata de:
Timpul de acces al memoriei principale
Timpul de propagare al celui mai inalt nivel
Nr de niveluri pipeline
Timpul de acces al memoriei cache
Timpul de propagare al celui mai rapid nivel
Nr de unitati de executie
Instructiunea: ADD R3 R7 R2 nu depinde de instructiunea precedenta:
MULT R2 R1 R5
MULT R1 R7 R5
MULT R5 R7 R2
MULT R1 R3 R5
MULT R3 R5 R1
Plasati in ierarhia de memorie elementele acesteia pe pozitiile corespunzatoare:
Setul de regisre
L1 cache
L2 cache
Memoria principala
Hard-disk
Pozitionati buffer-ul de instructiuni si blocul de citire din setul de registre in traseul unei instructiuni prin procesul cu planificare centralizata (Thornton)
FETCH
Instruction buffer
Register read
EXECUTION
Etichetati campurile adresei virtuale si adresei fizice:
VIRTUAL ADRESS
Page number
Offset
TRANSLATION
Frame number
Offset
PHYSICAL ADRESS
Un procesor pipeline are 5 niveluri: Fetch->Read->Execute 1->Execute 2->Write-back. Daca se doreste implementarea avansarii datelor, care sunt nivelurile pipeline de la iesirea carora poate fi preluat operandul pe care teoretic nivelul Read il citeste din registre?
Fetch
Write-back
Read
Execute 2
Execute 1
Etichetati componentele principale ale arhitecturii Harvard de calculator. Atentie la directia conexiunilor!
Program memory
Central unit
Data memory
Memoria Cache cu timpul de acces cel mai mic este cea cu:
Mai multe cai (multi-way)
Corespondenta directa (direct-mapped)
Asociativitate totala (fully-associative)
Dependentele gestionate de un procesor VLIW sunt:
Dependenta de control
Dependenta de date WAR
Niciuna
Dependenta de date WAW
Dependenta de date RAR
Dependenta de date RAW
Procesorul VLIW este caracterizat prin:
Initierea executiei instructionilor in afara ordinii (out-of-order-issue)
Planificarea dinamica centralizata a instructiunilor
Planificarea dinamica distribuita a instructiunilor
Planificarea statica a instructiunilor
Initierea executiei instructiunilor in ordine (in-order issue)
Pentru gestionarea directa a memoriei cache, memoria principala se imparte in [. ] de memorie. Acestea pot fi copiate in memoria cache in [ ]. In cazul asociativitatii partiale, memoria cache este impartita suplimentar [. ]. Pentru gestiunea memoriei principale, memoria virtuala este impartita in [. ] de memorie. Acestea sunt la nevoie copiate in memoria principala in [. ] de memorie.
Blocuri
Linii
Cai
Pagini
Cadre
O memorie cache de 32KB cu asociativitate partiala de 2 cai este folosita de un procesor ce opereaza cu date de 64 biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 4 cuvinte de date. Cate linii de memorie cache are fiecare cale?
128
512
64
256
1024
2048
Care este cea mai rapida memorie cache in combinatie cu buffer-ul de translatare (TLB)?
Memoria cache cu adresa fizica
Memoria cache cu adresa virtuala
Memoria cache cu indexare virtuala si eticheta fizica
{"name":"ASC Final", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge on advanced processor architectures and memory management with the ASC Final Quiz. This quiz covers essential concepts related to pipeline processors, memory hierarchy, VLIW architecture, and cache management.15 engaging questionsMultiple choice and ranking formatsPerfect for students and professionals alike","img":"https://cdn.poll-maker.com/104-5101050/img-vokzmdkzaw7kbvbzqrpcfl9l.jpg"}