ASC Final

Frecventa maxima a ceasului unui procesor pipeline este limitata de:

Instructiunea: ADD R3 R7 R2 nu depinde de instructiunea precedenta:

Plasati in ierarhia de memorie elementele acesteia pe pozitiile corespunzatoare:

Pozitionati buffer-ul de instructiuni si blocul de citire din setul de registre in traseul unei instructiuni prin procesul cu planificare centralizata (Thornton)

Etichetati campurile adresei virtuale si adresei fizice:

Un procesor pipeline are 5 niveluri: Fetch->Read->Execute 1->Execute 2->Write-back. Daca se doreste implementarea avansarii datelor, care sunt nivelurile pipeline de la iesirea carora poate fi preluat operandul pe care teoretic nivelul Read il citeste din registre?

Etichetati componentele principale ale arhitecturii Harvard de calculator. Atentie la directia conexiunilor!

Memoria Cache cu timpul de acces cel mai mic este cea cu:

Dependentele gestionate de un procesor VLIW sunt:

Procesorul VLIW este caracterizat prin:

Pentru gestionarea directa a memoriei cache, memoria principala se imparte in [. ] de memorie. Acestea pot fi copiate in memoria cache in [ ]. In cazul asociativitatii partiale, memoria cache este impartita suplimentar [. ]. Pentru gestiunea memoriei principale, memoria virtuala este impartita in [. ] de memorie. Acestea sunt la nevoie copiate in memoria principala in [. ] de memorie.

O memorie cache de 32KB cu asociativitate partiala de 2 cai este folosita de un procesor ce opereaza cu date de 64 biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 4 cuvinte de date. Cate linii de memorie cache are fiecare cale?

Care este cea mai rapida memorie cache in combinatie cu buffer-ul de translatare (TLB)?

Setul de instructiuni CISC este caracterizat de:

Denumiti nivelurile de pipeline conform ordinii etapelor de procesare a instructiunilor: