Test your Knowledge on RISC Processors and Microarchitecture
Test your Knowledge on RISC Processors and Microarchitecture
Are you ready to challenge your understanding of RISC processors, microarchitectures, and cache memory systems? Take this comprehensive quiz designed for enthusiasts of computer architecture and engineering.
- 10 thought-provoking questions
- Multiple choice answers
- Assess your expertise
Procesorul RISC este caracterizat de:
Unitate de control microprogramată
circuit simplu de decodare
Unitate de execuție complexă
Microarhitectură pipeline
Procesare secvențială a instrucțiunilor
Multe registre de uz general
Microarhitectura Thornton este caracterizată prin:
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
Planificarea dinamică centralizată a instrucțiunilor
planificarea statică a instrucțiunilor
Planificarea dinamică distribuită a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
O memorie cache de 256 KB cu asociativitate partiala de 4 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 16 cuvinte de date. Câte linii de memorie cache are fiecare cale?
64
1024
512
128
32
256
Un procesor cu pipeline ce are 16 niveluri, va procesa o secvență de 16 instrucțiuni în
31 perioade de ceas
16 perioade de ceas
256 perioade de ceas
32 perioade de ceas
16 perioade de ceas
33 perioade de ceas
Instrucțiunea ADD R1 R5 R7 depinde WAW de instructiunea precedenta:
MULT R1 R3 R5
MULT R5 R7 R2
MULT R2 R1 R5
MULT R1 R7 R5
MULT R3 R5 R1
Registrul de istorie globală (Global History Register) este folosit în
Predictorul dinamic pe 2 niveluri
Predicția statică
Predictorul dinamic pe 2 biți
Predictorul dinamic pe 1 biți
Predicția statistică
Un procesor pipeline are 6 niveluri: Fetch -> Decode -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
Write-back
Read
Execute 1
Decode
Fetch
Execute 2
Care este cea mai rapidă memorie cache în combinație cu bufferul de translatare (TLB)?
Memoria cache cu adresă virtuală
Memoria cache cu indexare virtuală și etichetă fizică
Memoria cache cu adresă fizică
Două instrucțiuni ce operează numai cu registrele sunt dependente RAW dacă:
destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechii
{"name":"Test your Knowledge on RISC Processors and Microarchitecture", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Are you ready to challenge your understanding of RISC processors, microarchitectures, and cache memory systems? Take this comprehensive quiz designed for enthusiasts of computer architecture and engineering.10 thought-provoking questionsMultiple choice answersAssess your expertise","img":"https:/images/course4.png"}