ASC
Selectați metodele de predicție care dau rezultate consistente încă de la începutul programului
predicție multiplă (tournament)
Predicție statică
Predicție dinamică
Predicție hibridă
Predicție adaptivă
Care din următoarele dependențe de date este artificială:
WAR
RAW
RAR
WAW
INVATATI CASUTELE
O memorie cache de 32 KB cu asociativitate partiala de 2 căi este folosită de un procesor ce operează cu date de 64 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 4 cuvinte de date. Câte linii de memorie cache are fiecare cale?
1024
64
128
512
2048
256
Dependențele de control se gestionează prin:
Redenumirea registrelor
Predicția salturilor
Predicația salturilor
Mărirea numărului de niveluri pipeline
Avansarea datelor
Multiplicarea resurselor hardware
Resursele comune proceselor/programelor ce rulează în paralel pe un procesor multicore sau pe un calculator multiprocesor sunt:
Numărătorul de program (PC)
unitatea de execuție
Memoria principală
. Setul de registre
. Registrele pipeline
INVATATI [ rasp corect]
Raspuns gresit
Rasp corect
Rasp gresit
Un procesor pipeline are 5 niveluri: Fetch -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
Fetch
Execute 1
Read
Write-back
Execute 2
Procesorul RISC este caracterizat de:
Circuit simplu de decodare
Unitate de control microprogramată
Procesare secvențială a instrucțiunilor
Unitate de execuție complexă
Microarhitectură pipeline
Multe registre de uz general
Două instrucțiuni ce operează numai cu registrele sunt dependente RAW dacă:
Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
Destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
Setul de instrucțiun RISC este caracterizat de:
Operații aritmetico-logice simple
Număr mare de registre de uz general
Număr mic de instrucțiuni
Instrucțiuni aritmetico-logice cu operanzi din memorie
Multiple moduri de adresare a memoriei
Instrucțiuni cu lungimi diferite
n estimarea timpului de execuție al unei secvențe dinamice de N instrucțiuni pe un calculator ce procesează o instrucțiune în CPI cicluri de ceas, N * CPI * Tck, precizați care din cei trei parametri este cel mai mult inflențat de
Arhitectura setului de instrucțiuni N
Arhitectura setului de instrucțiuni CPI
Tehnologia de fabricație Tck
Tehnologia de fabricație N
Microarhitectura procesorului CPI
Microarhitectura procesorului N
Procesorul superscalar este caracterizat prin:
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Planificarea dinamică a instrucțiunilor
Absența dependențelor între instrucțiuni
Planificarea statică a instrucțiunilor
Dependențele de control pot genera sincope (bubbles) la procesoarele:
Pipeline scalar
Superscalar
Secvențial
VLIW
Care din următoarele dependențe pot fi eliminate prin multiplicarea resurselor hardware (unități de execuție, porturi de acces, magistrale de date) ?
Dependențe de date WAW
Dependențe structurale
Dependențe de date RAW
Dependențe de date WAR
Dependențe de control
Mana pe carte
Nu
Selectați factorii care limitează numărul de niveluri de pipeline.
Numărul de unități de execuție
Numărul de registre ale setului de registre
Dimensiunea memoriei cache
Timpul de propagare prin registrele pipeline
Frecvența instrucțiunilor de salt
Un procesor pipeline are 5 niveluri: Fetch -> Decode -> Read -> Execute -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
Decode
Fetch
Execute
Read
Write-back
O memorie cache de 32 KB cu asociativitate partiala de 8 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 4 cuvinte de date. Câte linii de memorie cache are fiecare cale?
32
. 128
. 64
. 16
256
8
Procentul instrucțiunilor de salt din secvența dinamică de instrucțiuni a unui program este de circa:
1%
25%
10%
5%
50%
2.5%
Selectați metodele de predicție care dau rezultate consistente încă de la începutul programului
Predicție adaptivă
Predicție multiplă (tournament)
Predicție dinamică
Predicție hibridă
Predicție statică
În memoria cache cu corespondență directă (direct-mapped cache) un bloc din memoria principală poate fi copiat:
Doar într-o linie prestabilită.
în oricare din liniile memoriei cache
în oricare din liniile unui subset al memoriei cache
Mana pe carte
Restanta
{"name":"ASC", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Testați-vă cunoștințele despre tehnologiile de procesare și predicția în arhitectură.Acest quiz include întrebări despre:Dependențele de dateMemorie cachePredicția salturilorArhitecturi RISC și superscale","img":"https:/images/course8.png"}