ASC

A high-tech illustration demonstrating processor architecture concepts, featuring elements like pipelines, cache memory, and predictive algorithms, with a modern digital art style.

ASC Processor Prediction Quiz

Testați-vă cunoștințele despre tehnologiile de procesare și predicția în arhitectură.

Acest quiz include întrebări despre:

Dependențele de date
Memorie cache
Predicția salturilor
Arhitecturi RISC și superscale

25 Questions6 MinutesCreated by OptimizingLogic453

Selectați metodele de predicție care dau rezultate consistente încă de la începutul programului

O memorie cache de 32 KB cu asociativitate partiala de 2 căi este folosită de un procesor ce operează cu date de 64 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 4 cuvinte de date. Câte linii de memorie cache are fiecare cale?

Dependențele de control se gestionează prin:

Resursele comune proceselor/programelor ce rulează în paralel pe un procesor multicore sau pe un calculator multiprocesor sunt:

Un procesor pipeline are 5 niveluri: Fetch -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?

Procesorul RISC este caracterizat de:

Circuit simplu de decodare

Unitate de control microprogramată

Procesare secvențială a instrucțiunilor

Unitate de execuție complexă

Microarhitectură pipeline

Multe registre de uz general

Două instrucțiuni ce operează numai cu registrele sunt dependente RAW dacă:

Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi

Destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi

destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi

Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi

Setul de instrucțiun RISC este caracterizat de:

Operații aritmetico-logice simple

Număr mare de registre de uz general

Număr mic de instrucțiuni

Instrucțiuni aritmetico-logice cu operanzi din memorie

Multiple moduri de adresare a memoriei

Instrucțiuni cu lungimi diferite

n estimarea timpului de execuție al unei secvențe dinamice de N instrucțiuni pe un calculator ce procesează o instrucțiune în CPI cicluri de ceas, N * CPI * Tck, precizați care din cei trei parametri este cel mai mult inflențat de

Arhitectura setului de instrucțiuni N

Arhitectura setului de instrucțiuni CPI

Tehnologia de fabricație Tck

Tehnologia de fabricație N

Microarhitectura procesorului CPI

Microarhitectura procesorului N

Procesorul superscalar este caracterizat prin:

Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)

. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)

Planificarea dinamică a instrucțiunilor

Absența dependențelor între instrucțiuni

Planificarea statică a instrucțiunilor

Dependențele de control pot genera sincope (bubbles) la procesoarele:

Pipeline scalar

Superscalar

Secvențial

VLIW

Care din următoarele dependențe pot fi eliminate prin multiplicarea resurselor hardware (unități de execuție, porturi de acces, magistrale de date) ?

Selectați factorii care limitează numărul de niveluri de pipeline.

Numărul de unități de execuție

Numărul de registre ale setului de registre

Dimensiunea memoriei cache

Timpul de propagare prin registrele pipeline

Frecvența instrucțiunilor de salt

Un procesor pipeline are 5 niveluri: Fetch -> Decode -> Read -> Execute -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?

O memorie cache de 32 KB cu asociativitate partiala de 8 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 4 cuvinte de date. Câte linii de memorie cache are fiecare cale?

Selectați metodele de predicție care dau rezultate consistente încă de la începutul programului

În memoria cache cu corespondență directă (direct-mapped cache) un bloc din memoria principală poate fi copiat:

Doar într-o linie prestabilită.

în oricare din liniile memoriei cache

în oricare din liniile unui subset al memoriei cache

ASC Processor Prediction Quiz

More Quizzes