PSSV
CMOS Design Mastery Quiz
Test your knowledge of CMOS technology design with our comprehensive quiz. Participate to discover key concepts and advanced techniques that are essential for mastering integrated circuits and digital logic.
Topics covered include:
- Power Consumption
- Propagation Delay
- Transistor Characteristics
- Dynamic and Static Logic
- Advanced Design Techniques
Kluczowany inwerter w porównaniu do szeregowego połączenia inwertera I bramki transmisyjnej CMOS (przy identycznych wymiarach odpowiednich tranzystorów) pozwala:
Uzyskać mniejszy pobór mocy,
Uzyskać znacznie krótszy czas propagacji,
Zmniejszyć powierzchnię topografii,
Uzyskać większe marginesy zakłóceń.
Porównując bramki NAND I NOR o symetrycznych charakterystykach statycznych (dla przypadku jednoczesnego przełączania) można stwierdzić, że:
A) bramka NAND wymaga zastosowania tranzystorów PMOS o mniejszej szerokości kanałów,
B) bramka NOR wymaga zastosowania tranzystorów PMOS o mniejszej długości kanałów,
C) łatwiej wykonać topografię bramki NAND,
D) mają identyczny czas propagacji w przypadku jednoczesnego przełączania.
3. Zamierzając obniżyć pobór mocy statycznej bramki CMOS należy wybrać tranzystory o:
A) wyższym napięciu progowym,
B) niższym napięciu progowym,
C) mniejszej grubości izolatora bramkowego,
D) większej szerokości kanału.
4. Na moc dynamiczną w układach CMOS w największym stopniu wpływa:
A) częstotliwość przełączania,
B) napięcie zasilania,
C) wartość pojemności obciążających wyjścia bramek,
D) napięcia progowe tranzystorów NMOS/PMOS.
5. Zamierzając uzyskać dużą szybkość przełączania bramki CMOS należy wybrać tranzystory o:
A) wyższym napięciu progowym,
B) niższym napięciu progowym,
C) większej długości kanału,
D) większej grubości izolatora bramkowego.
6. Czy w układach scalonych wykonanych w nanometrowych procesach CMOS możliwe jest wystąpienie dodatniego sprzężenia elektrotermicznego (moc↑ → temperatura↑ → moc↑ → temperatura↑):
A) tak,
B) nie,
C) tak, ale tylko w układach zbudowanych z tranzystorów o podwyższonym napięciu progowym,
D) tak, ale tylko w układach zbudowanych z tranzystorów o obniżonych napięciu progowym.
7. W zaawansowanych nanometrowych procesach technologicznych CMOS warstwy izolacyjne wykonane z materiałów o wyższej niż SiO2 przenikalności dielektrycznej są stosowane w celu:
A) zmniejszenia wartości pasożytniczych pojemności,
B) zmniejszenia grubości warstw izolacyjnych między sąsiednimi warstwami metalizacji,
C) zwiększenia grubości izolatora bramkowego,
D) zwiększenia prądów upływu.
8. Układy we/wy typu LVDS (Low Voltage Differential Swing) stosowane są w celu:
A) zmniejszenia mocy strat w układzie scalonym,
B) łatwego łączenia układów o różnych wielkościach napięcia zasilania
C) uzyskania dużej szybkości transmisji danych I dużej odporności na zakłócenia,
D) łatwego łączenia układów CMOS I bipolarnych.
9. Bramki logiczne typu domino (dynamiczne):
A) zapewniają niższy pobór mocy,
B) pozwalają uzyskać krótszy czas propagacji I jednocześnie zapewniają niższy pobór mocy,
) umożliwiają zmniejszenie liczby tranzystorów niezbędnych do implementacji danej funkcji przełączającej w porównaniu do bramek statycznych
10. Projektując mieszany (analogowy-cyfrowy) układ scalony należy zastosować w częściach analogowej I cyfrowej:
A) dwa różne poziomy napięć polaryzacji podłoża,
B) dwa różne poziomy napięć polaryzacji wysp,
C) niezależne ścieżki zasilania I masy,
D) wspólne ścieżki zasilania albo wspólne ścieżki masy.
11. Optymalizacja uzysku produkcyjnego polega na:
A) zapewnieniu minimalnej wrażliwości parametrów układu na rozrzuty lokalne,
B) zapewnieniu zerowej wrażliwości parametrów układu na rozrzuty lokalne,
C) zapewnieniu zerowej wrażliwości parametrów układów na rozrzuty globalne,
D) ustawieniu nominalnych wartości parametrów układu w centrum obszaru wyznaczonego przez specyfikacje.
12. Lokalne rozrzuty produkcyjne wpływają:
A) jednakowo na wszystkie tranzystory w danym układzie scalonym (chip),
B) jednakowo na wszystkie tranzystory w danej płytce podłożowej (wafer),
C) odmiennie na każdy tranzystor w danym układzie scalonym (chip),
D) odmiennie na każdy tranzystor w danej płytce podłożowej (wafer).
3. Różna szerokość kanałów tranzystorów inwertera CMOS zastosowana w celu symetryzacji jego charakterystyki przejściowej ma na celu skompensowanie:
A) wyłącznie różnych ruchliwości nośników,
B) różnych ruchliwości nośników I różnych modułów napięcia progowego,
C) różnych ruchliwości nośników I różnych wartości prądów podprogowych,
D) różnych ruchliwości nośników I różnych wartości napięć polaryzacji podłoża.
14. Podział systemu scalonego na niezależne domeny napięciowe stosowany jest w celu minimalizacji poboru mocy:
A) dynamicznej, dzięki zastosowaniu zmiennej polaryzacji podłoża w poszczególnych domenach,
B) statycznej, dzięki zastosowaniu zmiennej polaryzacji podłoża w poszczególnych domenach,
C) dynamicznej, dzięki zastosowaniu obniżonych wartości napięcia zasilania w wybranych domenach,
D) statycznej, dzięki zastosowaniu obniżonych wartości napięcia zasilania w wybranych domenach.
15. Technika projektowa wykorzystująca zmienną polaryzację podłoża/wysp tranzystorów jest w stosowana w celu minimalizacji poboru mocy:
A) dynamicznej, dzięki zmniejszeniu prądów tunelowych,
B) dynamicznej, dzięki zmniejszeniu prądów podprogowych,
C) statycznej, dzięki zmniejszeniu prądów tunelowych,
D) statycznej, dzięki zmniejszeniu prądów podprogowych.
16. Zabezpieczenia przeciw zjawisku ESD stosowane w układach we/wy:
A) nie są wymagane w układach analogowych,
B) wykorzystują tranzystory MOS o charakterystykach zawierających obszar snap back,
C) wykorzystują tranzystory MOS o niskich wartościach napięcia progowego,
D) wykorzystują tzw. diody Zenera.
17. Do szacowania uzysku produkcyjnego należy zastosować symulacje elektryczne wykonywane metodą Monte Carlo a nie metodą corner analysis, gdyż:
A) metoda Monte Carlo pozwala uzyskać większą dokładność,
B) metoda coner analysis nie uwzględnia rozrzutów globalnych,
C) metoda Monte Carlo pozwala modelować wpływ rozrzutów lokalnych I globalnych.
18. W zaawansowanych nanometrowych procesach technologicznych CMOS naprężenia występujące w obszarze kanału są:
A) negatywnym skutkiem planaryzacji wykonywanej metodą polerowania chemiczno-mechanicznego,
B) wynikiem stosowania bramki metalicznej,
C) celowo wprowadzane dla zwiększenia ruchliwości nośników,
D) celowo wprowadzane dla zwiększenia szybkości rekombinacji nośników.
19. W systemach zintegrowanych (SoC) magistrale są zastępowane przez wewnętrzną sieć (NoC) gdyż:
A) NoC zapewnia wydajną komunikację nawet w przypadku dużej liczby bloków IP,
B) NoC pozwala uniknąć błędów transmisji,
C) NoC zapewnia globalną synchroniczność.
20. Optymalizując parametry typowego cyfrowego bloku funkcjonalnego (np. przerzutnika D) należy starać się, aby:
A) każda wchodząca w jego skład bramka miała symetryczną charakterystykę przejściową,
B) każda wchodząca w jego skład bramka miała symetryczne czasy przełączania tHL I tLH,
C) w każdej wchodzącej w jego skład bramce zastosować tranzystory o jak najmniejszych szerokościach kanałów,
D) w każdej wchodzącej w jego skład bramce zastosować tranzystory o szerokościach kanałów zapewniających maksymalne marginesy zakłóceń.
{"name":"PSSV", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge of CMOS technology design with our comprehensive quiz. Participate to discover key concepts and advanced techniques that are essential for mastering integrated circuits and digital logic.Topics covered include:Power ConsumptionPropagation DelayTransistor CharacteristicsDynamic and Static LogicAdvanced Design Techniques","img":"https:/images/course1.png"}