Sw
Test Your ARM Knowledge
Welcome to the ultimate quiz designed for tech enthusiasts and professionals! Test your knowledge about ARM processors, memory architecture, interfaces, and much more in this challenging quiz.
Check your expertise in:
- Processor architectures
- Memory types
- Communication interfaces
- Device drivers
Procesor z rodziny ARM:
Jest układem o złożonej architekturze CISC (Complex Instruction Set Computer)
Jest układem o zredukowanej liczbie rozkazow RISC (reduced Instruction Set Komputer)
Posiada 8 bitowa magistrale adresowa
Posiada kilka rejestrow statusowych CPSR (Current Program Status Register)
Rejestry procesora zrealizowane sa w postaci:
Szybkiej pamieci magnetycznej
Przerzutnikow pamieci SRAM
Szybkiej pamieci dynamicznej
Uproszezonych kart perforowanych
Pamiesci statyczne RAM (Static Random Access Memory)
Sluza miedzy innymi do przechowywania tymczasowych wynikow obliczen
Charakteryzuja sie krotkim czasem dostepu I niewielkim poborem energii
Posiadaja linie CS służąca do wyboru układu pamieci
Sa rzadko wykorzystywane w systemach wbudowanych ze względu na duzy koszt produkcji
Tryb pracy FIQ procesora ARM wykorzystywany jest w przypadku, gdy:
Zostanie zgloszone przerwanie
Procesor rozpocznie wykonywanie nieznanego rozkazu
Procesor wykona operacje zapisu rejestru CPSR pracując w trybie USER
Podczas wystapienia wyjatku związanego z dostępem do pamieci
Rejestr statusowy CPSR (Current Program status Register) procesora ARM:
Umozliwia globalne wylaczenie przerwan IRQ
Umozliwia globalne wlaczenie przerwan FIQ
Umozliwia zmiane trypu pracy
Umozliwia zgłoszenie wyjatku Abort
Port komputera z wyjsciem typu otwarty dren:
Jest wyposazony w dwa komplementarne tranzystory MOS (z kanalem n oraz z kanalem p)
Wymaga uzycia rezystora podciągającego
Wymaga zasilania napieciem przemiennym
Jest wykorzystywany w interfejsie I2C
Mikroprocesor to układ cyfrowy:
Wyposazony w jedostke arytmetyczno-logiczna ALU
Wyposazony w pamiec programu
Wyposazony w magistrale do podlaczania pamieci oraz ukladow peryferyjnych
Wyposazony w rejestry konfiguracyje, adresowe, danych
Pamieci statyczne RAM
Charakteryzuja sie nieulotnoscia przechowywanej informacji
Sa zbudowane z przerzutnikow bistabilnych
Sluza do buforowania danych np bufory FIFO, LIFO
Moga byc kasowane wylacznie swiatlem ultrafioletowym
Rejestr statusowy CPSR procesora ARM:
Zawiera informacje o biezacym trybie pracy thumb/ARM
Umozliwia zmiane trybu pracy
Umozliwia globalne maskowanie przerwan FIQ
Umozliwia zgloszenie wyjatku RESET
Interfejs zgodny ze standardem EIA RS-232
Umozliwia realizacje transmisji rownoleglej
Umozliwia realizacje transmisji szeregowej
Umozliwia realizacje transmisji w obu kierunkach jednoczesnie full0-duplex
Umozliwia realizacje transmisji różnicowej
Ramka danych interfejso\u zgodnego ze standardem EIA RS-232 moze skladac sie z:
8 bitow danych
12 bitow danych
Pojedynczego bita stopu
Podwojnego bita stopu
Standard I2C:
Umozliwia realizacje transmisji rownoleglej
Umozliwia realizacje transmisji szeregowej
Obsluge kilku urzadzen podrzednych
Umozliwia realizacje transmisji roznicowej
Interfejs SPI:
Umozliwia realizacje transmisji master slave
Umozliwia realizacje transmisji multi-master-slave
Umozliwia realizacje transmisji master multi slave
Do transmisti potrzebuie przynaimniej trzy sygnaly(nię liczac sygnalu masy)
Standard USB (Universal Serial Bus)
Umożliwia dołączenie do 127 urządzeń do magistrali
Umożliwia sutomatyczną korekcję błędów
umożliwia transmisję danych w trybie Low lub Full Speed
Umożliwia dostarczenie napięcia zasilającego 12 V
Cechy architektury von Neumanna:
Rozkazy I dane przechowywane są w tej samej pamięci
Nie da się rozróżnić danych od rozkazów (instrukcji)
Możliwość pracy równoległej jednoczesny odczyt danych z pamięci programu oraz danych
Czesto stosowana w mikrokontrolerach iednoukładowych
Tryb pracy Abort procesora ARM wykorzystywany jest w przypadku, gdy:
Zostanie zgłoszone przerwanie
procesor rozpocznie wykonywanie nieznanego rozkazu
Procesor wykona operację zapisu rejestru CPSR pracując w trybie User
Podczas wystąpienia wyjątku związanego z dostępem do pamięci
Rejestr statusowy CPSR (Current Program Status Register) procesora ARM
Zawiera informację o bieżącym trybie pracy Jazelle/ARM
Zawiera flagi statusu wykonanych operacji N, Z, C,V
Umożliwia globalne maskowanie przerwania FIQ
Umodiwia zgłoszenie wyjątku UNDEF
Rejestry procesora:
Stanowią najwyższy szczebel w hierarchii pamięci (najszybszy dostęp)
Realizowane są w postaci przerzutników dwustanowych
Służą zwykle do przechowywania skomplikowanych struktur danych (tablice)
Rejestry mapowane na przestrzeń pamięci przechowują ustawienia urządzeń peryferyjnych
Standard I2C:
Umożliwia realizację transmisji równoległej
umożliwia realizację transmisji szeregowej
Umożliwia realizację transmisji w obu kierunkach jednocześnie (full-duplex)
umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Interfejs SPI (Serial Peripheral Interface):
Umozliwia realizację transmisji master-multi-slave
Do transmisji potrzebuje przynajmniej trzy sygnały (nie licząc sygnału masy)
Umożliwia obsługę kilku urządzeń podrzędnych
Umożliwia realizację transmisji różnicowej
Standard USB:
Umozliwia dolaczenie do 127 urzadzena do magistrali
Umozliwia automatyczna korelacje bledow
Umozliwia transmisje danych w trybie izochronicznym
Umozliwia realizacje transmisji o szybkosci do 5 gb/s
Sterownik urządzenia (driver) to fragment programu:
Dostarczający zestaw funkcji obsługujących urządzenia peryferyjne procesora
Pracujacy w przestrzeni Jądra systemu operacyjnego
pod systemem operacyjnym odwołujący się bezpośrednio do rejestrów danego urządzenia
Sterowniki zwykle pisane są w języku nisklego poziomu (np. asembler)
Tryb pracy IRQ procesora ARM wykorzystywany jest w przypadku, gdy:
podezas obsługi przerwania od urządzenia peryferyjnego, np. tlmera
Procesor rozpocznie wykonywanie nieznanego rozkazu
Podczas wystąpienia wyjątku związanego z dostępem do pamięci programu
Podczas wystąpienia wyjątku związanego z dostępem do pamięci danych
Rejestr ARM o akronimie PIO_PER służy do:
Ustawienia portu procesora jako wyjście
Ustawienia portu procesora jako wejście
wthaczenia sterowania portem wejście-wyjście przez urządzenia peryferyjne
Włączenia rezystora podciągającego piny portu wejścia-wyjścia
Timer procesora
Pozwala na konfigurację kierunku portu wejścia-wyjścia
Są wykorzystywane w systemach wbudowanych do budowania kolejek FIFO
zlicza elementame cykle zegarowe, które można przeliczyć na opóźnienie czasowe, np. 20ms
Służy do generowania przerwań po upływie zadanego okresu czasu
Umożliwia zmianę częstotliwości zegara taktującego rdzeń procesora w celu oszczędzania energii
Nie są wykorzystywane w systemach wbudowanych ze względu na duży koszt produkcji
Interfejs I2C (Inter-integrated circuit):
jest wyposażony w dwa komplementame tranzystory MOS (z kanałem typu n oraz z kanałem typu p)
pozwala na transmisję danych z szybkością większą niż 100Mb/s
Pozwala na transmisję danych do maksymalnie 16 urządzeń Slave
Wymaga użycia sygnału wyboru układu chip select
Interfejs zgodny ze standardem EIA RS-232
Umożliwia realizację transmisji równoległej
Umożliwia realizację transmisji szeregowej
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umożliwia obsługę kilku urządzeń podrzędnych
Interfe|s SPI (Serial peripheral interface):
Umożliwia realizację tranamisji master - muttl-slave
Dotranemieji potrzebuje przynajmniej trzy sygnały (nie licząc sygnału masy)
umożliwia obsługę kliku urządzeń podrzędnych
Umożliwia realizację transmisji różnicowej
Wykorzystuje sygnał zegara generowany przez urządzenie Master
Wykorzystuje sygnał zegara generowany przez urządzenie Slave
{"name":"Sw", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Welcome to the ultimate quiz designed for tech enthusiasts and professionals! Test your knowledge about ARM processors, memory architecture, interfaces, and much more in this challenging quiz.Check your expertise in:Processor architecturesMemory typesCommunication interfacesDevice drivers","img":"https:/images/course8.png"}