VLSI
VLSI Design Challenge
Welcome to the VLSI Design Challenge! Test your knowledge on Very-Large-Scale Integration technology through a series of carefully crafted questions.
Whether you're a student, teacher, or industry professional, this quiz will help you reinforce your understanding of VLSI concepts.
- Multiple choice questions
- Assess your knowledge of CMOS technology
- Great for exam preparation!
El nivel de abstracción “Circuit” es mayor que:
System
Device
Gate
Ninguna
En un NMOS y PMOS, cuando Vgs es cero, Rds es:
Cero
Muy baja
Muy alta
Ninguna
En un Inversor CMOS, el transistor PMOS se pone “on” cuando la entrada tiene un nivel
Low
High
3.3v
Ninguna
En una compuerta NAND CMOS, los transistores de pull-down están colocados en:
Serie
Paralelo
Off
Ninguna
El procedimiento para construir celdas AOI en un solo stage CMOS indica que el circuito bubble-in corresponde al stack:
Nmos
Pmos
Bicmos
Ninguna
Las restricciones (constraints) de las reglas de diseño se refieren al
Ancho y separación mínima entre patterns
Largo y separación máxima entre patterns
Ancho, espesor de los patterns y Wells
Ancho y largo del gate El yield o rendimiento del proce
El yield o rendimiento del proceso CMOS en un wafer se define como el porcentaje de
Chips buenos / chips malos
Chips buenos/chips en total
Dies buenos/ dies con error
Ninguna
La técnica general para lograr un enmascaramiento selectivo y transferir patterns a cada layer del chip se conoce como:
Fotolitografia
Masking
Patterning
Transfering
La capa de oxidación se emplea para generar
Aislamiento o gate
Capa de iones de oxigeno
Remoción de photoresist por oxidación
Substrato de silicio
De pocas palabras, en el “stepper exposure” una “glass mask” se coloca sobre el wafer y luego se aplica rayos UV.
Verdadero
Falso
Falso, la descripción corresponde al “photoresist development”
Falso, la descripción corresponde al SRD
Si un chip ha sido fabricado con tecnología de 60 nm significa que el “mínimum line width” es ____ y λ (lamda) es ___:
60 nm, 120 nm
30 nm, 60 nm
120 nm, 60 nm
60 nm, 30nm
En un editor de layout CMOS, las capas de polysilicon y diffusion representan _____
Gate y substrate
Gate y vías
Gate y source/drain
Gate y well
El circuito ASIC que tiene transistores predefinidos como base cells y que solo las capas superiores de metal son personalizables se conoce como:
Megacell
MGA
ASSP
Todas la anterirores
Cuál de los siguientes CI no es un PLD (Programmable Logic Device)
EEPROM
Microprocesador
PAL o GAL
Todas las anteriores
En el flujo de diseño ASIC, un archivo netlist es generado luego de *******
Sintax check
Synthesis
Partitioning
Netlis generation
Que oración define mejor a la etapa de “circuit extraction” dentro del flujo de diseño ASIC
Extrae la representación del circuito en forma de standard cells
Extrae el circuito esquemático luego de realizar el layout
Extrae las resistencias y capacitancias parasitas para luego calcular los retardos
Extrae la representación en forma de layout del circuito final
N la arquitectura de I/O de varios PLD se puede controlar el “rise time” y el “fall time” de las salidas mediante
Slew-Rate Control
Pull-Up Resistor Control
Buffer Control
Output-Wave-Time Control
Los bloques de lógica programable de un FPGA Xilinx se conocen como
CLB
FB
Megablocks
Macroblocks
Una “Qualified Library” proporcionada por el ASIC Vendor
Cumple estándares de calidad IS0-9001
Cumple estandars del IEEE
Cumple especificaciones del ASIC Foundry
Cumple especificaciones de calidad ROHS
En la industria de semiconductores, el concepto de time-to-market indica que para dos productos de similares características, el ________ obtiene _______________.
Primero en el mercado, mayores ganancias
Mejor producto, mayores ganancias
Que permanece más tiempo, mayores ganancias
El más rápido en GHz, perdura en el mercado
Cuál de los siguientes circuitos es considerado un ASIC
SDRAM memory
Microcontrolador
Chip que controla las funciones de una tarjeta navideña.
Todas las anteriores opciones son correctas
VHDL es un lenguaje de descripción de hardware que significa
Verilog HDL
VHSIC HDL
Verification HDL
Todas las anteriores
N programa en VHDL tiene dos partes principales, la_______ donde se define _______ y la ________ donde se define _________
Entity, el programa, Architecture, la interface
Entity, la librería, Architectura, el programa
Entity, el empaquetado, Architectura, la estructura
Entity, los pines, Architecture, la funcionalidad
Para leer un pin usado como salida, este debe tener modo ____ o ____, caso contrario se debería usar una _____ auxiliar.
Out, buffer, variable
Out, signal, variable
Inout, signal, variable
Inout, buffer, variable
Un circuito en VHDL puede describirse de varias formas. Si se emplea sentencias “component” y “port map” se está empleando una descripción
Behavioral
Data flow
Structural
Mapped
El operador de asignación para “signal” es ______ y para “variable” es_________
<= , :=
<= , <<
<= , v=
Ninguna
La sentencia “C <= A(3 downto 0) & B(3 downto 0);”
Asigna a C la concatenación de los 4 bits menos significativos de los vectores A y B,
Asigna a C el resultado de la operación AND de los 4 bits menos significativos de los vectores A y B,
Asigna a C el resultado de la operación AND bit a bit de los 4 bits menos significativos de los vectores A y B,
Ninguna de las anteriores opciones es correcta
I W es un vector definido como(7 downto 0), la sentencia “W := (0<= ̝0 ̝, 1<= ̝0 ̝, 2<= ̝0 ̝, 3<= ̝0 ̝, others<= ̝1 ̝,);” asigna a W
�11110000”
�00001111”
�11111111”
Se produce un error de sintaxis.
VHDL puede definir código secuencial, el cual no se ejecuta de acuerdo al orden en que está escrito, sino que son como aseveraciones que siempre existen, pero se activan cuando es necesario.
Verdadero
Falso
Ninguna de las anteriores opciones es correcta
Todas las anteriores opciones son correctas
Un circuito secuencial se puede definir con código
Dataflow
Concurrente
Secuencial solamente
Secuencial o concurrente
La sentencia with-select se puede usar para código secuencial
Verdadero
Falso
Solo si esta dentro de un process
Solo dentro de descripciones tipo behavioral
El código concurrente puede existir solamente dentro de
Process, function y procedure
Process, loop, y generate
Process, function y loop
Ninguna de las anteriores
El operador que se utiliza en las sentencias “port map” es:
=>
<=
:=
<=>
Si se desea implementar el diseño en ASIC/FPGA, los pines deben ser de tipo
Bit
Pin
Buffer
Std_logic
Un GA ASIC cuyas conexiones no se realizan entre sino sobre el arreglo se conoce como
Channeled GA
Chaneless GA
MGA
Ninguna de las anteriores opciones es
Un “Structured GA” está conformado básicamente por:
Embedded Blocks y arreglos de Base Cells
Megacells y arreglo de Standard Cells
FB, interconexiones y I/O configurables
Ninguna de las anteriores opciones es
Un CBIC utiliza celdas lógicas prediseñadas y pre probadas disponibles en librerías, que también pueden optimizarse individualmente.
Verdadero
Falso
Esta es la definición de un ASSP
Ninguna
Un FPGA se caracteriza por NO tener
Celdas lógicas e interconexiones programables
I/O programables
Mascaras programables
Ninguna
Alrededor de que año el diseño de CI VLSI se hizo posible tecnológicamente
1970
1980
1990
2000
Una de las características del diseño de sistemas con circuitos VLSI es :
Ocupa menor espacio y es más confiable
Permite crear Custom ICs
Es relativamente menos costoso
Todas las anteriores opciones son
Según el modelo CMOS, cuando se aumenta el parámetro W del canal, la corriente IDS
Disminuye
Aumenta
No depende de W
Se mantiene invariable
El término “Productivity Gap” indica la brecha que existe entre:
Diseño Analogo – Diseño Digital
Chips Fabricados – Chips Demandados
Capacidad de Integración – Capacidad de diseño
Productividad – Errores en Chip
Dentro de los “CMOS process steps”, uno de los aplicaciones finales de la “diffusion” es generar:
Canales n o p
Gate
Polysilicon
Difundir las capas irregulares sobrantes de “photoresist”
Para introducir dopantes se emplea 2 tecnicas “diffusion” o “ion implantation”. En cada caso, la técnica aplica ____ respectivamente.
Haz de res o químicos
Silicio o rayos de iones
Rayos de iones o SiO2
Gases o haz de iones
Las reglas “intra-layer” se aplica a objetos de :
Misma capa
Diferente capa
Dentro del layout
Ninguna
En el proceso CMOS, cuando el substrato tiene un tipo de material igual que el canal, debe crearse un:
Substrato de material opuesto
Difussion de tipo opuesto
Well
Ninguna
Dentro de los” photolitographic steps”, la técnica para remover el material de las areas sin “photoresist” se llama:
Photoresist development
Etching
Stepper
Ninguna
Un chip que todavía no tiene empaquetado y pines se conoce como:
Wafer
Die
Oblea de silicio
Ningua
Una manera de reducir la densidad de defectos en un wafer es
Utilizando dual-well process
Incrementando la tecnológica de fabricación (lambda rule)
Reduciendo el área del die
Ninguna
Cuando se da mayor detalle, el nivel de abstracción es:
Cerncano a nmos
Cercano a pmos
Inferior
Ninguna
¿Si un CI contiene 200K gates, de cuántos transistores NAND está conformado?
100k
400k
800k
200000
Cual de las siguientes NO son características o ventajas de un CMOS
TTL IC
Standar IC
Custom IC
Data MOS IC
Alrededor de que año el diseño de CI VLSI se hizo posible tecnológicamente
1970
1980
1990
2000
Cuál de los siguientes circuitos es considerado un ASIC
SDRAM memory
Microcontrolador
Chip que controla las funciones de una tarjeta navideña.
Todas las anteriores opciones son correctas
Si un chip es un ASIC, pero ya se ha vuelto popular a nivel de fabricantes de sistemas o empresas electrónicas, se conoce como
PASIC
ASSP
FPGA
Ninguna de las anteriores
Un GA ASIC cuyas conexiones no se realizan entre sino sobre el arreglo se conoce como:
Channeled GA
Chaneless GA
MGA
Ninguna de las anteriores opciones es correcta
Una de las características del diseño de sistemas con circuitos VLSI es:
Ocupa menor espacio y es más confiable
Es relativamente menos costoso
Permite crear Custom ICs
Todas las anteriores opciones son correctas
VHDL puede definir código secuencial, el cual no se ejecuta de acuerdo al orden en que está escrito, sino que son como aseveraciones que siempre existen, pero se activan cuando es necesario.
Verdadero
Falso
Ninguna de las anteriores
Todas
Un circuito secuencial se puede definir con código
Dataflow
Concurrente
Secuencial solamente
Secuencial o concurrente
Cuál de las siguientes no generan código concurrente
When-else
With-select-when
Block
Case
En VHDL la sentencia if es
Concurrente
Debería ser usada después de la declaración de la entidad
Puede ser usada en cualquier lugar dentro de la arquitectura
Puede ser usada solo dentro de un proceso
Para leer un pin usado como salida, este debe tener modo ____ o ____, caso contrario se debería usar una _____ auxiliar.
Out, buffer, variable
Out, signal, variable
Inout, buffer, signal
Inout, buffer, variable
6. El operador de asignación para “signal” es ______ y para “variable” es_________
<= , :=
<= , <<
<=, v=
Ninguna
La sentencia “C <= A (3 downto 0) & B (3 downto 0);”
Asigna a C la concatenación de los 4
bits menos significativos de los
vectores A y B,
bits menos significativos de los
vectores A y B,
Asigna a C el resultado de la operación AND de los 4 bits menos significativos de los vectores A y B
Asigna a C el resultado de la operación AND bit a bit de los 4 bits menos significativos de los vectores A y B
Ninguna
La sentencia with-select se puede usar para código secuencial
Verdadero
Falso
Solo si esta dentro de un process
Solo dentro de descripciones tipo behavioral
La sentencia “process” agrupa sentencias que se ejecutan (activan) solamente cuando
Alguna señal de la lista de sensibilidad cambia
Ha habido un evento en la señal “clk”
El código interno es concurrente
Existe código secuencial dentro del process
Si se desea implementar el diseño en ASIC/FPGA, los pines deben ser de tipo
Bit
Pin
Buffer
Std_logix
Cuál de las siguientes sentencias no generan código concurrente
When-else
With-select-when
Loop
Block
El código concurrente puede existir solamente dentro de
Process, function y procedure
Process, loop, y generate
Process, function y loop
Ninguna
El operador que se utiliza en las sentencias “port map” es:
<=
=>
:=
<=>
En código concurrente. Para asignar una expresión booleana a una señal, usando una sentencia condicional, Cual sentencia se debe usar:
When-else
with-select-when
Switch
Case
La sentencia “generate” emplea un lazo de repetición for, por lo tanto, sirve para generar:La sentencia “generate” emplea un lazo de repetición for, por lo tanto, sirve para generar:
Retardos
Estructuras o circuitos varias veces
Ninguna
Todas las anteriores son correctas
En una sentencia condicional como whenelse, with-select-when, o case, que sucede si no se incluyen todas las opciones posibles:
Se produce un error de sintaxis
Se produce un error de síntesis
Se generan señales no deseadas
Se generan latches no deseados
Cuál de las siguientes recomendaciones no es necesaria para trabajar con librerías y jerarquías
Utilizar sentencias package y component
Crear cada modulo en un archivo .vhd separado
Emplear “port map” en el archivo library.vhd
Crear la librería en el ISE y adicionar los archivos. vhd, menos el TOP
Dentro de un process se puede emplear la instrucción if-then-else o with-selectwhen
Verdadero
Falso
Solo with-select-when
Solo when-else
(Repaso)Si en una maquina secuencial sus salidas no dependen de las entradas, es de tipo:
Moore
Mealy
Boolean
Hammin
)Cuál de estas ecuaciones corresponden a la salida de suma de un half adde
Adder a) sum <= a xor b
Sum <= a and b
Sum <= a or b
Sum <= a + b
Con el Wire-Load model se estima la capacitancia (carga) de una netlist. Usando la información almacenada en un archivo de texto, a partir del ______ se obtiene la longitud del alambre y luego la capacitancia y ________
Fanout, resistencia
area, inductancia
Longitud, fanout
Ninguna de las anteriores opciones es correcta
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