ASC
Master the Basics of Computer Architecture
Test your knowledge on computer architecture with our comprehensive quiz! This quiz consists of 52 carefully crafted questions focusing on key concepts such as processor architecture, memory hierarchy, and instruction execution.
- Explore various topics including RISC, VLIW, and superscalar processors.
- Great for students, educators, and tech enthusiasts!
Două instrucțiuni ce operează numai cu registrele sunt dependente RAW dacă:
A. Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
Destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
C. destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
D. Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
Setul de instrucțiun RISC este caracterizat de:
A. Operații aritmetico-logice simple
B. Număr mare de registre de uz general
C. Număr mic de instrucțiuni
D. Instrucțiuni aritmetico-logice cu operanzi din memorie
E. Multiple moduri de adresare a memoriei
F. Instrucțiuni cu lungimi diferite
Procesorul superscalar este caracterizat prin:
A. inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
B. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
C. Planificarea dinamică a instrucțiunilor
D. absența dependențelor între instrucțiuni
E. Planificarea statică a instrucțiunilor
Dependențele de control pot genera sincope (bubbles) la procesoarele:
A. Pipeline scalar
B. superscalar
C. secvențial
D. VLIW
Care din următoarele dependențe pot fi eliminate prin multiplicarea resurselor hardware (unități de execuție, porturi de acces, magistrale de date) ?
A. dependențe de date WAW
B. dependențe structurale
C. dependențe de date RAW
D. dependențe de date WAR
Selectați factorii care limitează numărul de niveluri de pipeline.
A. numărul de unități de execuție
B. numărul de registre ale setului de registre
C. Dimensiunea memoriei cache
D. Timpul de propagare prin registrele pipeline
E. frecvența instrucțiunilor de salt
Un procesor pipeline are 5 niveluri: Fetch -> Decode -> Read -> Execute -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
A. Decode
B. Fetch
C. Execute
D. Read
E. Write-back
O memorie cache de 32 KB cu asociativitate partiala de 8 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 4 cuvinte de date. Câte linii de memorie cache are fiecare cale?
A.32
B.128
C.64
D.16
E.245
F.8
Procentul instrucțiunilor de salt din secvența dinamică de instrucțiuni a unui program este de circa:
A. 1%
B. 25
C. 10
D. 5
E. 50
F. 2.5
În memoria cache cu corespondență directă (direct-mapped cache) un bloc din memoria principală poate fi copiat:
A. doar într-o linie prestabilită.
B. în oricare din liniile memoriei cache
C. în oricare din liniile unui subset al memoriei cache
Instrucțiunea ADD R1 R5 R7 depinde WAR de instrucțiunea precedentă:
A. MULT R2 R1 R5
B. MULT R1 R7 R5
C. MULT R1 R3 R5
D. MULT R3 R5 R1
E. MULT R5 R7 R2
Resursele separate ale fiecărui proces/program ce rulează în paralel pe un procesor multicore sau pe un calculator multiprocesor sunt:
A. Registrele pipeline
B. Memoria principală
C. numărătorul de program (PC)
D. Setul de registre
E. Unitatea de execuție
Două instrucțiuni ce operează numai cu registrele sunt dependente WAW dacă:
A. destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi.
. Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi.
C. Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi.
D. destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
Frecvența maximă a ceasului unui procesor pipeline este limitată de:
A. Timpul de propagare al celui mai rapid nivel
B. Timpul de acces al memoriei cache
C. Timpul de acces al memoriei principale
D. Timpul de propagare al celui mai lent nivel
E. numărul de unități de execuție
F. numărul de niveluri de pipeline
Memoria cache cu cea mai ridicată rată de accese reușite (hit/miss ratio) este cea cu
A. Mai multe căi (multi-way)
B. corespondență directă (direct-mapped)
C. Asociativitate totală (fully-associative)
O memorie cache de 32 KB cu asociativitate partiala de 2 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 8 cuvinte de date. Câte linii de memorie cache are fiecare cale?
A. 64
B. 128
C. 256
D. 512
E. 16
F. 32
Microarhitectura Thornton este caracterizată prin:
A. Planificarea statică a instrucțiunilor
B. Planificarea dinamică centralizată a instrucțiunilor
C. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
. inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
E. Planificarea dinamică distribuită a instrucțiunilor
Procesorul RISC este caracterizat de:
A. Multe registre de uz general
. microarhitectură pipeline
C. Procesare secvențială a instrucțiunilor
D. Circuit simplu de decodare
E. Unitate de control microprogramată
F. Unitate de execuție complexă
Un procesor cu pipeline ce are 16 niveluri, va procesa o secvență de 16 instrucțiuni în
A. 31 perioade de ceas
16
256
32
33
16
Registrul de istorie globală (Global History Register) este folosit în:
A. Predictorul dinamic pe 2 niveluri
B. predicția statică
C. Predictorul dinamic pe 2 biți
D. Predictorul dinamic de 1 bit
E. predicția statistica
Un procesor pipeline are 6 niveluri: Fetch -> Decode -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
A. Write-back
Read
Execute1
Decode
Execute2
Fetch
Care este cea mai rapidă memorie cache în combinație cu bufferul de translatare (TLB)?
A. Memoria cache cu adresă virtuală
B. Memoria cache cu indexare virtuală și etichetă fizică
C. Memoria cache cu adresă fizică
Conform taxonomiei lui Flynn, procesorul von Neumann face parte din clasa:
A. MISD
B. SIMD
C. MIMD
D. SISD
Care din următoarele dependențe pot fi eliminate prin multiplicarea resurselor hardware (unități de execuție, porturi de acces, magistrale de date) ?
A. dependențe de date WAR
B. dependențe de date RAW
C. dependențe de control
D. dependențe structurale
E. dependențe de date WAW
Procesorul VLIW este caracterizat prin:
A. Planificarea dinamică distribuită a instrucțiunilor
B. Planificarea dinamică centralizată a instrucțiunilor
C. inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
. Planificarea statică a instrucțiunilor
E. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Un procesor cu pipeline ce are 15 niveluri, va procesa o secvență de 12 instrucțiuni în
A. 26 perioade de ceas
180
15
28
27
12
Dependențele gestionate de un procesor VLIW sunt:
A. dependența de control
B. dependența de date WAW
C. dependența de date WAR
D. dependența de date RAR
E. niciuna
F. dependența de date RAW
Conform taxonomiei lui Flynn, procesorul multicore face parte din clasa:
A. SIMD
B. SISD
C. MISD
D. MIMD
Setul de instrucțiun RISC este caracterizat de:
A. Număr mic de instrucțiuni
B. Multiple moduri de adresare a memoriei
C. Instrucțiuni aritmetico-logice cu operanzi din memorie
D. Instrucțiuni cu lungimi diferite
E. Operații aritmetico-logice simple
F. Număr mare de registre de uz general
Dependențele artificiale de date se elimină prin:
A. Redenumirea registrelor
B. Avansarea datelor
C. predicția salturilor
D. Multiplicarea resurselor hardware
. mărirea numărului de niveluri pipeline
F. predicația salturilor
Procesorul CISC este caracterizat de:
A. Unitate de control microprogramată
B. Circuit simplu de decodare
C. Unitate de execuție complexă
D. Procesare secvențială a instrucțiunilor
. Multe registre de uz general
F. microarhitectură pipeline
Care este cea mai rapidă memorie cache în combinație cu bufferul de translatare (TLB)?
A. Memoria cache cu adresă virtuală
B. Memoria cache cu indexare virtuală și etichetă fizică
C. Memoria cache cu adresă fizică
În memoria cache cu corespondență directă (direct-mapped cache) un bloc din memoria principală poate fi copiat:
A. în oricare din liniile memoriei cache
B. în oricare din liniile unui subset al memoriei cache
C. doar într-o linie prestabilită.
Conform taxonomiei lui Flynn, procesorul von Neumann face parte din clasa:
A. MISD
B. SIMD
C. MIMD
D. SISD
Predicția statistică a salturilor este:
A. predicție multiplă
B. predicție dinamică
C. predicție adaptivă
D. predicție statică
E. predicție hibridă
Arhitectura von Neumann are
O singură memorie și o singură magistrală de access.
Memorii separate pentru date și instrucțiuni, fiecare cu magistrala ei de access.
O singură memorie și magistrale separate pentru instrucțiuni și pentru date
Niniuna din celelalte variante nu este corectă
Memorii separate pentru date și instrucțiuni, și o singură magistrală de access.
Procesorul superscalar este caracterizat prin:
A. inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
B. Planificarea dinamică a instrucțiunilor
C. Planificarea statică a instrucțiunilor
D. absența dependențelor între instrucțiuni
E. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
TLB (Translation Lookaside Buffer) este
A. O memorie cache pentru tabela de pagini
B. Tabela de mapare a registrelor virtuale
C. Tabela de pagini din memoria principală
. Bufferul de reordonare a instrucțiunilor
E. O memorie cache pentru memoria principală
Stația de rezervare dintr-un procesor superscalar este:
. Un registru din setul de registre
B. Un registru din bufferul de instrucțiuni
C. Un registru din bufferul de scriere în memorie
D. Un registru din bufferul de reordonare
E. Un registru pipeline
Memoria cache cu cel mai bun raport preț-performanță este cea cu
A. corespondență directă (direct-mapped)
B. Mai multe căi (multi-way)
. Asociativitate totală (fully-associative)
Memoria cache cu timpul de acces cel mai mic este cea cu
A. Mai multe căi (multi-way)
B. corespondență directă (direct-mapped)
C. Asociativitate totală (fully-associative)
Care este cea mai rapidă memorie cache în combinație cu bufferul de translatare (TLB)?
A. Memoria cache cu adresă fizică
B. Memoria cache cu adresă virtuală
C. Memoria cache cu indexare virtuală și etichetă fizică
Setul de instrucțiun CISC este caracterizat de:
A. Instrucțiuni cu lungimi diferite
B. Număr mic de instrucțiuni
C. Număr mare de registre de uz general
D. Multiple moduri de adresare a memoriei
E. Operații aritmetico-logice simple
F. Instrucțiuni aritmetico-logice cu operanzi din memorie
Dependențele structurale se pot elimina prin:
A. Avansarea datelor
B. predicația salturilor
. predicția salturilor
D. Redenumirea registrelor
E. Multiplicarea resurselor hardware
F. mărirea numărului de niveluri pipeline
Microarhitectura Tomasulo este caracterizată prin:
A. inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
B. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
C. Planificarea dinamică centralizată a instrucțiunilor
D. Planificarea dinamică distribuită a instrucțiunilor
E. Planificarea statică a instrucțiunilor
Dependențele de control pot genera sincope (bubbles) la procesoarele:
A. VLIW
B. secvențial
C. superscalar
D. Pipeline scalar
Predictorul BTFNT (Backward Taken Forward Not Taken) este un
A. Predictor adaptiv
Statistic
Static
Hibrid
Multiplu
Dinamic
Resursele separate ale fiecărui fir de execuție ce rulează în paralel pe un procesor multithreading sunt:
A. numărătorul de program (PC)
B. Unitatea de execuție
C. Memoria principală
D. Setul de registre
E. Registrele pipeline
Dependențele naturale de date se pot gestiona prin:
A. Avansarea datelor
B. Redenumirea registrelor
C. Multiplicarea resurselor hardware
D. predicația salturilor
E. mărirea numărului de niveluri pipeline
F. predicția salturilor
{"name":"ASC", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge on computer architecture with our comprehensive quiz! This quiz consists of 52 carefully crafted questions focusing on key concepts such as processor architecture, memory hierarchy, and instruction execution.Explore various topics including RISC, VLIW, and superscalar processors.Great for students, educators, and tech enthusiasts!","img":"https:/images/course8.png"}