ASC_10_11_12

A digital illustration of a processor architecture diagram showing data dependencies and pipelines, modern design, technical style

Data Dependencies and Processor Architecture Quiz

Welcome to the ultimate quiz that tests your knowledge of data dependencies and processor architectures! This quiz is designed for students, professionals, and enthusiasts who want to delve deeper into the intricacies of computer architecture.

Here’s what you can look forward to:

Explore various data dependencies like RAW, WAW, and others.
Understand the fundamentals of processor classifications according to Flynn's taxonomy.
Engage with questions covering pipeline architecture and memory hierarchies.

28 Questions7 MinutesCreated by AnalyzingByte204

Dependențele de control se gestionează prin: >mark 0.5 / 1<

Frecvența maximă a ceasului unui procesor pipeline este limitată de:

Numărul de niveluri de pipeline

Timpul de acces al memoriei principale

Numărul de unități de execuție

Timpul de acces al memoriei cache

Timpul de propagare al celui mai rapid nivel

Timpul de propagare al celui mai lent nivel

Plasaţi în ierarhia de memorie elementele acesteia pe poziţiile corespunzătoare

Setul de registre

L1 cache

L2 cache

Memorie principala

Hard-disk

Arhitectura von Neumann are

O singură memorie și o singură magistrală de access

Memorii separate pentru date și instrucțiuni, fiecare cu magistrala ei de access.

O singură memorie și magistrale separate pentru instrucțiuni și pentru date.

Niniuna din celelalte variante nu este corectă

Memorii separate pentru date și instrucțiuni, și o singură magistrală de access.

Poziţionaţi bufferul de instrucţiuni şi blocul de citire din setul de registre în traseul unei instrucţiuni prin procesorul cu planificare centralizată (Thornton) FETCH - ...... - ........- EXECUTION

Instruction buffer

Poziţionaţi bufferul de instrucţiuni şi blocul de citire din setul de registre în traseul unei instrucţiuni prin procesorul cu planificare centralizată (Thornton)

- in ordine alege N sau CPI sau Tck -

Microarhitectura procesorului

Arhitectura setului de instrucțiuni

Tehnologia de fabricație

CPI

Tck

Microarhitectura Thornton este caracterizată prin:

Planificarea statică a instrucțiunilor

Planificarea dinamică centralizată a instrucțiunilor

planificarea dinamică distribuită a instrucțiunilor

Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)

Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)

Registrul de istorie globală (Global History Register) este folosit în:

Două instrucțiuni ce operează numai cu registrele sunt dependente RAW dacă:

Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi

Destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi

Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi

Un procesor pipeline are 6 niveluri: Fetch -> Decode -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?

În memoria cache cu corespondență directă (direct-mapped cache) un bloc din memoria principală poate fi copiat: Select one or more

în oricare din liniile memoriei cache

în oricare din liniile unui subset al memoriei cache

Doar într-o linie prestabilită.

Selectați factorii care limitează numărul de niveluri de pipeline.

Timpul de propagare prin registrele pipeline

Numărul de unități de execuție

Dimensiunea memoriei cache

Numărul de registre ale setului de registre

Frecvența instrucțiunilor de salt

Procesorul VLIW este caracterizat prin:

Nițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)

Planificarea dinamică distribuită a instrucțiunilor

Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)

Planificarea dinamică centralizată a instrucțiunilor

Planificarea statică a instrucțiunilor

Un procesor pipeline are 5 niveluri: Fetch -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?

Dacă destinația instrucțiunii curente este identică cu destinația instrucțiunii precedente, cele două instrucțiuni

Depind RAW una de cealaltă

Depind WAR una de cealaltă.

Depind WAW una de cealaltă.

Sunt independente.

Procesorul CISC este caracterizat de: Select one or more:

Unitate de control microprogramată

Circuit simplu de decodare

Unitate de execuție complexă

Procesare secvențială a instrucțiunilor

Multe registre de uz general

Microarhitectură pipeline

Care din următoarele dependențe pot fi eliminate prin multiplicarea resurselor hardware (unități de execuție, porturi de acces, magistrale de date) ?

O memorie cache de 32 KB cu asociativitate partiala de 4 căi este folosită de un procesor ce operează cu date de 32 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 16 cuvinte de date. Câte linii de memorie cache are fiecare cale?

Care este cea mai rapidă memorie cache în combinație cu bufferul de translatare (TLB)?

Memoria cache cu adresă virtuală

Memoria cache cu indexare virtuală și etichetă fizică

Memoria cache cu adresă fizică

ASC_10_11_12

Data Dependencies and Processor Architecture Quiz

More Quizzes