GRILE ASC-2020-2021
Advanced Processor Architecture Quiz
Test your knowledge on advanced processor architecture concepts with our comprehensive quiz. Dive into topics such as memory hierarchies, instruction sets, and advanced CPU architectures.
This quiz covers:
- Cache Memory
- Pipeline Processing
- Instruction Dependencies
- Modern Microarchitectures
- Processor Taxonomy
Care este cea mai rapida memorie cache in combinatie cu bufferul de translatare(TLB)?)
Memoria cache cu adresa fizica
Memoria cache cu indexare virtuala si eticheta fizica
Memoria cache cu adresare virtuala
O memorie cache de 32kB cu ascociativitate partiala de 8 cai este folosita de un procesor ce opereaza cu date de 128 biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 4 cuvinte de date.Cate linii de *memorie* cache are fiecare cale?
128
256
16
64
8
32
Procesorul RISC este caracterizat de:
Microarhitectura pipeline
Multe registre de uz general
Unitate de control microprogramata
Unitate de executie complexa
Circuit simplu de decodare
Procesare secventiala a instructiunilor
Care din urmatoarele dependente pot fi eliminate prin redenumirea registrelor?
Dependete de control
Dependente de date RAW
Dependente structurale
Dependente de date WAW
Dependente de date WAR
Un procesor pipline are 5 niveluri. Fetch -> Decode -> Read -> Execute ->Write back. Daca se doreste implementarea avansarii datelor, care sunt nivelurile pipeline de la iesirea carora poate fi preluat operandul pe care teoretic nivelul READ il citeste din registre?
Write-back
Decode
Read
Execute
Fetch
O memorie cache de 256 KB cu asociativitate partiala de 8 cai este folosita de un procesor ce opereaza cu date de 64 biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 8 cuvinte de date. Cate linii de memorie cache are fiecare cale?
128
512
64
1024
256
2048
Memoria cache cu timpul de access cel mai mic este cea cu:
Mai multe cai (multi-way)
Asociativitate totala (fully - associative)
Corespondenta directa (direct - mapped)
Dependentele structural se pot elimina prin:
Avansarea datelor
Predictia salturilor
marirerea numarului de niveluri pipeline
Predicatia salturilor
multiplicarea resurselor hardware
Redenumirea registrelor
Procentul instructiunilor din salt din secventa dinamica de intstructiuni a unui program este de circa:
10%
2.5%
1%
5%
50%
25%
. Un processor pipeline are 6 niveluri: Fetch – Decode – Read – Execute1- Execute2 – Write-back Daca se doreste implementarea avansarii datelor, care sunt nivelurile pipeline de la iesirea carora poate fi preluat operandul pe care teoretic nivelul Read il citeste din registre:
Execute2
Fetch
Write-back
Decode
Execute1
Read
Instructiunea ADD R7 R3 R4 nu depinde de instructiunea precedenta:
MULT R2 R3 R1
MULT R1 R2 R3
MULT R1 R2 R7
MULT R7 R1 R2
MULT R1 R3 R4
O memorie cache de 256 KB cu asociativitate partiala de 8 cai este folosita de un procesor ce opereaza cu date de 32 biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 4 cuvinte de date.Cate linii de memorie cache are fiecare cale?
1024
4096
2048
512
256
8192
Setrul de instructiuni CISC este caracterizat de:
Numarul mic de instructiuni
Instructiuni aritmetico-logice cu operanzi din memorie
Multiple moduri de adresare a memoriei
Numar mare de registre de uz general
Operatii artimetico-logice simple
Instructiuni cu lungimi diferite
Instructiunea ADD R1 R5 R7 depinde WAW de instructiunea precedenta:
MULT R2 R1 R5
MULT R3 R5 R1
MULT R1 R3 R5
MULT R1 R7 R5
MULT R5 R7 R2
Microarhitectura Thornton este caracterizata prin:
Planificarea dinamica centralizata a instructiunilor
Initierea executiei instructiunilor in afara ordinii (OUT OF ORDER ISSUE)
Planificarea statica a instructiunilor
Planificarea dinamica distribuita a instructiunilor
Initierea executiei instructiunilor in ordine (IN ORDER ISSUE)
Dependentele de control pot genera sincope (bubbles) la procesoarele:
Superscalar
VLIW
Secvential
Pipeline scalar
. Doua instructiuni ce opereaza numai cu registrele sunt dependente RAW daca:
Destinatia instructiunii mai noi coincide cu destinatia instructiunii mai vechi
Sursa instructiunii mai noi coincide cu destinatia instructiunii mai vechi
Sursa instructiunii mai noi coincide cu sursa instructiunii mai vechi
Destinatia instructiunii mai noi coincide cu sursa instructiunii mai vechi
Daca sursa instructiunii curente este identica cu sursa instructiunii precedente cele 2 instructiuni:
Sunt independente
Depinde WAW una de cealalta
Depinde RAW una de cealalta
Depinde WAR una de cealalta
Dependentele artificiale de date se elimina prin:
Marirea numarului de niveluri pipeline
Predictia salturilor
Predicatia salturilor
Avansarea datelor
Multiplicarea resurselor hardware
Redenumirea registrelor
In memoria cache cu corespondeta directa (direct-mapped cache) un bloc din memoria principala poate fi copiat:
Doar intr-o linie prestabilita
In oricare din liniile memoriei cache
In oricare din liniile unui subset al memoriei cache
Selectati factorii care limiteaza numarul de niveluri de pipeline:
Timpul de propagare prin registrele pipeline
Frecventa intructiunilor de salt
Dimensiunea memoriei cache
Numarul de unitati de executie
Numarul de registre ale setului de registre
Frecventa maxima a ceasului unui processor pipeline este limitata de:
Timpul de acces al memoriei principale
Numarul de niveluri de pipeline
Timpul de propagare al celui mai rapid nivel
Numarul de unitati de executie
Timpul de propagare al celui mai lent nivel
Timpul de acces al memoriei cache
Dependentele gestionate unui procesor suprascalar sunt:
Dependenta de date WAW
Dependenta de date WAR
Dependenta de date RAR
Dependenta de date RAW
Niciuna
Dependente de control
Resursele comune firelor de executie ce ruleaza in paralele pe un procesor multithreading sunt:
Memoria principala
Unitatea de executie
Setul de registre
Numaratorul de program (PC)
Registrele pipeline
Predictia statistica a salturilor este:
Predictie statica
Predictie multipla
Predictie dinamica
. Predictie hibrida
Predictie adaptiva
Predictorul BTFNT este un
Predictor dinamic
Predictor static
Predictor adaptiv
Predictor statistic
Predictor hibrid
Predictor multiplu
Procesorul VLIW este caracterizat prin:
Planificarea statica a instr
Initierea executiei instr in afara ordinii (out-of-ordere issue))
Initierea executiei instr in ordine
Planificarea dinamica distribuita a instr
Planificarea dinamica centralizata a instr
Dependentele artificiale de date se elimina prin:
Predictia salturilor
Redenumirea registrelor
Predictia salturilor
Multiplicarea resurselor hardware
Avansarea datelor
Marirea numarului de niveluri piepline
Memoria cache cu timpul de acces cel mai mic este cea cu
Asocitativitate totala(fully associative)
Mai multe cai(multi-way)
Corespondenta directa(direct mapped)
Dependentele gestionate de un procesor secvential von Neumann sunt:
WAW
WAR
RAR
WAR
Niciuna
Dependenta de control
Cel mai simplu predictor static este:
BNTFT
Always taken
BTFNT
Hibrid
Statistic
Always not Taken
Dependetele de control se gestioneaza prin:
Redenumirea registrelor
Predictia salturilor
Predicatia salturilor
Marirea nr de niveluri pipeline
Avansarea datelor
Multiplicitatea resurselor hardware
Selectati metodele de predictie care dau rezultate consistente inca de la inceputul programului
Predictie adaptiva
Predictie multipla
Predictie dinamica
Predictie hibrida
Predictie statica
Care din urmatoarele dependete nu pot fi eliminate , deoarece tin de logica algoritmului programului implementat de program?
De control
WAW
RAW
Structurale
WAR
{"name":"GRILE ASC-2020-2021", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge on advanced processor architecture concepts with our comprehensive quiz. Dive into topics such as memory hierarchies, instruction sets, and advanced CPU architectures.This quiz covers:Cache MemoryPipeline ProcessingInstruction DependenciesModern MicroarchitecturesProcessor Taxonomy","img":"https:/images/course6.png"}