Systemy
Embedded Systems Proficiency Quiz
Test your knowledge of embedded systems through this comprehensive quiz featuring 50 carefully crafted questions. Dive deep into various aspects of embedded system architecture, design, and real-time operations.
Whether you are a student, a professional, or simply a tech enthusiast, this quiz is designed to challenge your understanding and enhance your expertise.
- 50 Multiple Choice Questions
- Covering various topics in embedded systems
- Engaging and informative
Zarządzanie procesami w systemie wbudowanym polega na :
Tworzenie, blokowanie I usuwanie procesów.
Wszystkie odpowiedzi są poprawne
Organizacji wymiany informacji między procesami
Synchronizację współpracy procesów.
Alokowanie zasobów dla procesów
Architektura systemu wbudowanego (SCR) dla układu SAM7
To prosty program wbudowany z szeregiem procedur wywoływanych zgodnie z logiką programu.
Budowana jest wg modelu klasycznego z mechanizmem współdzielenia zasobów
Przyjmuje model mikrojądra z wyszczególnioną magistralą programową
Posiada budowę monolityczną ze sterownikami urządzeń umieszczonymi w jądrze systemu
Blok kontrolny procesu PCB zawiera wiele informacji związanych z danym procesem, które obejmują:
Informacje o planowaniu przydziału czasu procesora: numer I liczba kwantów pracy procesora w ramach epoki.
Rejestry specjalne zależne od architektury mikrokontrolera, takie jak: rejestry indeksowe, rejestry używanych układów we/wy, timerów, itp.
Informacje o zarządzaniu pamięcią: Mogą to być informacje takie, jak zawartości rejestrów indeksowych I wskaźnikowych, tablice stron zależnie od organizacji pamięci używanej przez system operacyjny
Licznik rozkazów: Licznik ten wskazuje adres następnego rozkazu do wykonania w procesie.
Funkcje systemowe w systemach wbudowanych wielowątkowych:
Wszystkie odpowiedzi są prawidłowe
Numer funkcji przekazywany jest przez rejestr ogólnego przeznaczenia eax (w x86) a status potwierdzenia przez ebx (w x86)
Wywołanie funkcji wymaga pracy w trybie supervisor (w ARM7)
Przekazywanie parametrów do funkcji obudowującej wywołanie systemowe odbywa się w przerwaniu programowym INT 80 za pomocą stosu
Zapewniają sterowanie przepływem danych pomiędzy aplikacją a plikami umieszczonymi w pamięci rozszerzonej systemu np. Na karcie SD na której zastosowano system plików FAT32
Hard real-time systems to system, który cechuje:
Planuje ograniczenia opóźnień w systemie dla zadań RT I non-RT;
Wymaga pamięci pomocniczej w celu organizacji bloków wymiany danych między procesami;
Rzadkie niedotrzymanie terminów ukończenia zadań jest dopuszczalne, ale może pogorszyć jakość usług systemu
Nie posiada pamięci wirtualnej
Zadania wykonywane są tak szybko jak to możliwe
Umożliwia współpracę z systemami z podziałem czasu.
Planista jako algorytm szeregujący rozwiązujący jedno z najważniejszych zagadnień programowania systemów czasu rzeczywistego:
Planista długoterminowy wybiera procesy aktywne I ładuje je do kolejki procesów gotowych.
Wszystkie odpowiedzi są poprawne
Przydziela czas pracy procesora oraz dostęp do urządzeń we/wy dla procesów aperiodycznych
Planista krótkoterminowy wybiera jeden proces spośród procesów gotowych do wykonania I przydziela mu czas pracy procesora (przydziela procesor).
Proces systemu wbudowanego posiada następujące atrybuty/zasoby:
Blok PCB, który zawiera Stan procesu, listę otwartych plików oraz listę używanych rejestrów specjalnych I instrukcji uprzywilejowanych
Pamięć (wirtualną), dane, unikalny PID, timer systemowy, listę deskryptorów otwartych plików
Blok PCB, który zawiera listę otwartych deskryptorów oraz informacje o zarządzaniu pamięcią
Blok PCB, który zawiera Stan procesu, Licznik rozkazów, Rejestry procesora oraz zaplanowane operacje we/wy
Przerwania są specyficzną odmianą wyjątku. Wszystkie dostępne wyjątki w rdzeniu
Dwupoziomowy system przerwań (współdzielonych) zapewnia poprzez maskowanie możliwość zmian domyślnych priorytetów
Przerwanie programowe, zwane także wyjątkiem, jest to przerwanie które jest spowodowane przez wywołanie instrukcji SWI w trybie supervisor
Przerwania od urządzeń systemowych (timer PIT, port DBGU, ... są uprzywilejowane I występują dla ID=0
Wyjątki IRQ oraz FIQ są zgłaszane przez urządzenia peryferyjne, aby mogły zaistnieć musi zostać wyzerowany bit 6 (FIQ) i/lub bit 7 (IRQ).
Przerwania (wyjątki) programowe I sprzętowe są obsługiwane bezpośrednio przez CPU
Startup układu SAM7 (inicjalizacja mikrokontrolera po Resecie):
Jest to programowa realizacja resetu mikrokontrolera
Jest to konfiguracja modelu pamięci dla aplikacji użytkownika
Jest to zbiór procedur inicjujących pracę mikrokotrolera przed wywołaniem modułu głównego _main()_
To inaczej nagłówek programu umieszczony w module głównym _main()_
Wywłaszczanie w systemach wbudowanych polega na wstrzymanie aktualnie wykonywanego zadania (np. Proces lub wątek), aby umożliwić działanie innemu zadaniu. Jakie korzyści daje wywłaszczanie:
Nie ingeruje w system przerwań;
Zabiera więcej czasu I zasobów na zachowanie aktualnego stanu ale umożliwia to szybkie wznowienie wywłaszczonego procesu
Zapewnia szybszą odpowiedź na nowe zdarzenie w systemie;
Umożliwia bezkolizyjne blokowanie zadań odpowiedzialne za obsługę przerwań sprzętowych
Układ pamięciowy sterownika PLC
Realizuje samopodtrzymanie z wykorzystaniem układu pamięci R-S dla zbocza narastającego
Realizuje samopodtrzymanie z wykorzystaniem układu pamięci R-S dla zbocza opadającego
Ustawia na wyjściu Q elementu pamięciowego „0”
Ustawia na wyjściu Q elementu pamięciowego „1”
Funkcję XOR można zapisać w języku strukturalnym, następująco
LD 0.0 AND 0.1 LD NOT 0.0 AND NOT 0.1 ORLD OUT 1.0
LD NOT 0.0 AND NOT 0.1 LD 0.0 AND 0.1 ORLD OUT 1.0
LD 0.0 AND NOT 0.1 LD NOT 0.0 AND 0.1 ORLD OUT 1.0
LD 0.0 AND NOT 0.1 LD 0.0AND 0.1 ORLD OUT 1.0
Schemat logiczny sterownika PLC jako rozwiązanie systemu wbudowanego:
Definiuje zasoby systemowe, zadania (ang. tasks), zmienne globalne ,ścieżki dostępu, programy I bloki funkcji.
. Posiada budowę warstwową, w której występują: jednostki ALU, sterowniki urządzeń we/wy, interpreter poleceń, interfejsy
Posiada budowę warstwową, w której występują: układy we I układy wy, Markery, Liczniki, Timery oraz Rejestry.
Definiuje interfejsy komunikacyjne oraz interfejs użytkownika
Pewność systemu jest miarą jego zdolności do nieprzerwanego poprawnego działania w pewnym przedziale czasowym. Może być mierzona jako:
Wszystkie odpowiedzi są poprawne
średni czas do awarii – MTTF
średni czas pomiędzy awariami (MTTF)
średni czas naprawy – MTTR
Inwersja priorytetów jako mechanizm ograniczają zjawisko zakleszczenia realizowana jest poprzez algorytm:
SJF (shortest job first)
FCFS (first come, first serve)
Ceiling Semaphore Protocol
RMS – Rate Monotonic Scheduling Algorithm
Jądro systemów czasu rzeczywistego stanowi swoiste spoiwem łączący cały system. Jego funkcje to – wskaż NIEPOPRAWNĄ odpowiedź:
Wszystkie podsystemy, włączając aplikacje użytkownika, komunikują się nawzajem używając mechanizmu przekazywania wiadomości, dostarczanego przez jądro za pomocą „wywołań jądra”.
Wywołania jądra powoduje wykonywanie kodu w jądrze podczas np.: komunikacji IPC lub podczas obsługi przerwań, timerów, wątków itp.;
Wywołania jądra są wywłaszczające co powoduje blokadę/ zatrzymanie aktualnie wykonywanych zadań
Programy mają do czynienia z jądrem za pomocą specjalnych procedur bibliotecznych, nazywanych „wywołaniami jądra” ang. „kernel calls”, które wykonują kod umieszczony w jądrze;
System RTOS przewidziany do działania w urządzeniu opartym na mikrokontrolerze, musi spełniać szereg warunków:
Wykorzystywać specyfikę architektury urządzenia, w tym pamięci wbudowanej na którym działa w odniesieniu do budowy sterowników urządzeń
Wszelkie opóźnienia systemu operacyjnego są mierzone jak dla systemu Firm realtime systems (w dziesiątych częściach sekundy lub krótszych odstępach czasu).
Reagować płynnie na zadania zależne od czasu I innych zdarzeń zachodzących w otoczeniu
Zapewnia współbieżność tylko dla zadań RT
Algorytm RMS – Rate Monotonic Scheduling Algorithm
Wszystkie odpowiedzi są poprawne
Posiada duży limit szeregowalności – wszystkie zadania będą wykonane na czas
Pozwala na szeregowanie zadań aperiodycznych –jest gwarantowane ich wykonanie na czas
Cechuje się 100% szeregowalnością zadań - im bliższy deadline, tym wyższy priorytet;
Algorytm szeregowania bazujący na statycznych priorytetach, pierwsze zadania, które zostaną szeregowane posiadają krótszy czas wykonania – wyższy jego priorytet
Przełączanie wątków dla systemu wbudowanego na platformę AT91SA7 odbywa się:
W przerwaniu SW1 poprzez wywłaszczenie jądra systemu
W przerwaniu od timera PIT na końcu każdej epoki.
W przerwaniu SW1 poprzez przywrócenie sterowania do funkcji obsługującej wektor przerwań
W przerwaniu od timera PIT z uwzględnieniem zadań szeregowanych oraz planowanego czasu wykonania bieżącego zadania
Funkcje systemowe w systemach wbudowanych wielozadaniowych I wielowątkowych:
Wykonują operacje na deskryptorach systemowych
Po Linuksem dostępne są poprzez przerwanie SWI
Stanowią interfejs pomiędzy aplikacją użytkownika a jądrem systemu
Są dostarczane przez jądro systemu
Cykl pracy sterownika PLC:
Zatrzymanie pracy sterownika, wykonywany jest na fazie wykonania programu
Posiada następujące fazy: odczyt wejść, wykonanie programu, zapis wyjść, testowanie I komunikacja
Cykl fazy wykonawczej dotyczy operacji na danych na bieżąco czytanych z wejść sterownika
Faza komunikacji I testu mogą być pominięte przy autonomicznej pracy sterownika
Dostęp do urządzeń zewnętrznych uzyskujemy poprzez rejestry specjalne. Który tryb dotyczy dostępu z wykorzystaniem adresu bazowego:
Adres bazowy jest adresem fizycznym początku przestrzeni adresowej układów we/wypPioSodrRegister = (uint32_t*) 0xF0000000;*pPioSodrRegister = (1<<<23);
Adresem bazowym jest adres fizyczny rejestru w górnej części przestrzeni adresowej zarezerwowanej dla układów we/wypPioSodrRegister = (uint32_t*) 0xFFFFF630;*pPioSodrRegister = (1<<23);
Adres bazowy jest adresem początku segmentu pamięci sterowników urządzeń odwzorowanej wewnętrznej pamięci RAMpPioSodrRegister = (uint32_t*) 0x00200000;*pPioSodrRegister = (1<<23);
Adres bazowy jest adresem fizycznym pierwszego rejestru specjalnego umieszczonego w przestrzeni adresowej zarezerwowanej dla danego układu we/wy#define AT91C_BASE_PI0B ((AT91PS_PI0) 0xFFFFF600)AT91C_BASE_PIOA- >PIO_SODR = 0xFF;
Sterownik przerwań AIC układu SAM7:
Obsługuje przerwania niemaskowalne do których należą przerwania o ID=1. (pdf)
Obsługuje przerwania SWI, IRQ I FIQ.
Służy do synchronizacji zadań synchronicznych I asynchronicznych zgłaszanych przez układy peryferyjne
Obsługuje zgłoszenia żądania przerwania od wewnętrznych układów peryferyjnych generując sygnał IRQ lub FIQ dla jednostki CPU (ARM7) (chat)
Standard USB:
Umożliwia dostarczenie napięcia zasilającego 12 (pdf)
Umożliwia transmisje danych w trybie izochronicznym (pdf)
Umożliwia dołączenie do 255 urządzeń do magistrali (chat)
Posiada 32 logiczne zakończenia potoków – end-pointy 0 – 31
Do jednych z najważniejszych funkcji sterownika ce należy:void SPI_Konfiguracja(pS_SPI pSpi, int tryb){pSpi->MR = tryb;} :
Funkcja konfigurująca główne parametry pracy układu SPI. Parametrami wejściowymi są: wskaźnik do struktury S_SPI oraz zmienna tryb, który zostanie wpisany do rejestru MR.
Funkcja umożliwia konfigurację parametrów transmisji dla poszczególnych urządzeń. Parametrami wejściowymi są: wskaźnik do struktury S_SPI, numer konfigurowanego urządzenia lub konfiguracja tego urządzenia,
Funkcja konfigurująca, uniwersalność funkcji umożliwia wykonanie każdej operacji związanej z ustawieniami głównych parametrów pracy, parametrów transmisji dla poszczególnych urządzeń oraz zmianę urządzenia, z którym przeprowadzana jest transmisja danych.
Funkcja umożliwia zmianę urządzenia, z którym przeprowadzana jest transmisja danych. Parametrami wejściowymi są: wskaźnik do struktury S_SPI oraz tryb (master/slave)
Jednostka centralna ARM 7 zbudowana jest :
Z dwóch buforów magistrali adresowej I danych. Podwójny bufor magistrali adresowej umożliwiający schemat dostępu do pamięci _Read-Modify-Write._
Posiada równoległą mnożarkę 32x32 wykonującą operacje na liczbach U2 oraz rejestr skalujący umożliwiający wykonywanie operacji z akumulacją
Jednostki stałoprzecinkowej ALU oraz zmiennoprzecinkowej FPU
Z bloku 31 rejestrów ogólnego przeznaczenia, rejestru stanu CPSR I 6 rejestrów pomocniczych SPSR dla wyjątków obsługiwanych przez rdzeń.
Makrodefinicja *AT91C_PIOB_SODR = AT91C_PIO_PB23; wymaga
Definicji wskanika: typedef unsigned int AT91_REG;
definicji bitu #define AT91C_PIO_PA23 ((unsigned double int) 1 <<; 23)
Definicji rejestru PIO_SODR: #define AT91C_PIOB_SODR ((AT91_REG *) 0xFFFFF600)
definicji bitu #define AT91C_PIO_PB23 ((unsigned int) 1 << 23)
Moduł TWI procesorów ARM jest odpowiednikiem standardu opracowanego przez firmę Philips (firma Philips posiada patent na interfejs I2C). Cechy interfejsu SWI procesora AMR firmy ATMEL:
Wszystkie odpowiedzi są poprawne
Transfery poszczególnych bajtów wyzwalane są przerwaniami
Automatyczne wykrywanie stanu zajętością magistrali oraz automatycznie przejście do trybu Slave w przypadku kolizji na magistrali (Arbitration-lost interrupt),
Transmisja danych master - slave z częstotliwością zegara do 400 kHz
Organizacja bufora danych opiera się na kolejce FIFO.Kiedy następuje przepełnienie kolejki danych (brak miejsca w kolejce:
H - T > 0
T - H = 0
T - H = -1
T - H = 1
Procedura przerwania od timera PIT _void PIT_interrupt ():_
Ponieważ timer PIT jest timer-em systemowym automatycznie zeruje liczniki timera
Wymaga sprawdzenie, czy przerwanie pochodzi od timera PIT
Przekazuje informację o zakończeniu obsługi przerwania po sprawdzeniu flag od innych urządzeń systemowych
Automatycznie kasuje flagę timera PITS
Przestrzeń adresowa przyporządkowana portom mikrokontrolera rodziny SAM7
Znajduje się w górnej przestrzeni adresowej układu SAM7, od adresu 0xF000 000 do której mamy dostęp bezpośredni
Znajduje się w przestrzeni adresowej zarezerwowanej dla CPU I urządzeń systemowych
Znajduje się w dolnej przestrzeni adresowej układu SAM7, do której mamy dostęp rejestrowy
Znajduje się w górnej przestrzeni adresowej układu SAM7, od adresu 0x1000 000 do której mamy dostęp bezpośredni
Rejestr statusowy CPSR (Current Program Status Register) procesora ARM:
umożliwia zgłoszenie wyjątku Abort
Zawiera informacje o bieżącym trybie pracy Thumb/ARM
Umożliwia zgłoszenie wyjątku UNDEF
wszystkie odpowiedzi są poprawne
Umożliwia użytkownikowi zmianę trybu pracy z NORMAL do Supervisor
Tryby pracy procesora ARM, w którym obsługiwane są przerwania
SUPERVISOR, USER, SYSTEM
USER, SYSTEM, ABORT
SYSTEM, IRQ, FIQ
SWI, IRQ, FIQ
Tryby pracy procesora ARM, w którym wykonywany jest program główny, to
USER, SYSTEM, ABORT
USER, IRQ, FIQ
SYSTEM, IRQ, FIQ
SUPERVISOR, USER, SYSTEM
USER, IRQ, FIQ
Tryb pracy Abort procesora ARM wykorzystywany jest w przypadku, gdy:
Procesor wykona operację zapisu rejestru CPSR pracując w trybie User
Procesor rozpocznie wykonywanie nieznanego rozkazu
Zostanie zgłoszone przerwanie
podczas wystąpienia wyjątku związanego z dostępem do pamięć
Cechy portu diagnostycznego DBGU (DeBuG Unit) – wskaż niepoprawną odpowiedź
Analiza poprawności odebranych ramek,
Możliwość zgłaszania przerwań systemowych współdzielonych (PIT, RTT, WDT,DMA, PMC, RSTC, MC),
Sygnalizacja przepełnionego bufora TxD lub RxD,
Synchroniczna transmisja danych zgodna ze standardem RS232
Cechy interfejsu SPI:
Wykorzystuje bity wyboru (chip select) do adresowania urządzeń zewnętrznych
Posiada dwa tryby transmisji: Mode 1 (master - slave) I Mode 2 (slave - master)
Umożliwia zaadresowanie do 16 urządzeń zewnętrznych w trybie synchronicznym I asynchronicznym
Wymiana danych odbywa się w trybie transmisji półdupleksowej
Cykl pracy sterownika PLC podzielony jest na fazy, które wykonywane są sekwencyjnie:
Cykl fazy wykonawczej dotyczy operacji na danych na bieżąco czytanych z wejść sterownika (praca w czasie rzeczywistym)
Cykl pracy posiada następujące fazy: odczyt wejść, wykonanie programu, zapis wyjść, testowanie I komunikacja
. Zatrzymanie pracy sterownika (Warunek STOP) wykonywany jest w fazie wykonania programu
Faza komunikacji I testu mogą być pominięte przy automatycznej pracy sterownika
Na podstawie wartości jakiego rejestru możliwe jest identyfikowanie która z aktywnych linii I/O PIOA zmieniła stan wywołując obsługę procedury obsługi przerwania której źródłem jest PIOA?
PIOA_IMR
PIOA_IDR
PIOA_ISR
PIOA_IER
Jednostka centralna ARM 7 jest zbudowana z układów realizujących mikrooperacje arytmetyczne I logiczne, rejestrów ogólnego przeznaczenia, rejestrów stanu, układu sterującego oraz buforów magistrali adresowej I danych w tym:
Posiada rejestr stanu CPSR I 6 rejestrów pomocniczych SPSR dla wyjątków obsługiwanych przez rdzeń. Rejestry SPSR nie są dostępne w trybie USER
Posiada równoległą mnożarkę 32x32 wykonującą operacje na liczbach U2
Rejestry ogólnego przeznaczenia podzielone są na dwie grupy po 16 rejestrów od R0 do R15, w których R15 pełni funkcje PC a R14 funkcję LR
Podwójny bufor magistrali adresowej umożliwiający schemat dostępu do pamięci Read-Modify- Write
Mikrokontroler SAM7 ze wzg. Na swoją budowę modułową w swojej strukturze zawiera: CPU, pamięć wbudowaną, układy otoczenia CPU(układy systemowe), PMCmoduł dystrybucji zegara systemowego, układy peryferyjne np.: porty,sterowniki transmisji szeregowej oraz inne. Po Resecie układ ten wymaga programowej konfiguracji (Startup) zarówno otoczenia CPU jak I innych układów peryferyjnych wykorzystywanych w systemie:
Jest to zbiór procedur inicjujących pracę mikrokontrolera przed wywołaniem modułu głównego main()
Jest to konfiguracja pamięci wbudowanej dla aplikacji użytkownika
Inaczej nagłówek programu umieszczony w module głównym main()
Jest to oprogramowanie wektora przerwań oraz resetu mikrokontrolera.
Programowanie Interfejsu SPI – transfer danych – wskaż poprawną budowę pętli warunkowej while, w której prawidłowo następuje odczyt lub wysyłanie danych:
While(!(SPI->SPI_SR S AT91C_SPI_RDRF));
żadna odpowiedź nie jest poprawna
While(!(SPI->SPI_SR S AT91C_SPI_TDRF ) ); receivedData=(uint16_t)(SPI->SPIR_RDR); - odczyt danych
While(!(SPI->SPI_SR S AT91C_SPI_RDRF ) ); receivedData=(uint16_t)(SPI->SPIR_RDR); - odczyt danych
W jaki sposób możliwe jest dokonanie zmiany trybu dostępu do bitu 11 rejestru PIOA_ODSR z read-write na red only?
PIOA_OWSR=1<<11;
PIOA_OWER=1<<11;
PIOA_OWDR=1<<11;
Sterownik przerwań AIC posiada następujące cechy
W sterowniku AIC nie występują przerwania współdzielne
Przerwania skierowane tylko do kolejki FIQ są obsługiwane z 9 poziomowym priorytetem
Zapewnia maskowanie (konfigurację) dowolnego przerwania obsługiwanego przez AIC
Przerwanie o numerze 1 (FIQ) jest zawsze przerwaniem typu FIQ
Programowanie timera PIT. Wskaż poprawną instrukcję przy programowej obsłudze timera PIT.
Wszystkie odpowiedzi są poprawne
Aktywowanie timera PIT obywa się następująco PIT_MR = PIT_MR_PITIEN|(0xFFFFF&PIT_MR_PIV_MASK);
Zerowanie timera PIT realizujemy instrukcją int x = PIT_PIVR;
Sprawdzenie flagi PITS odbywa się za pomocą instrukcji: if(PIT_PITS % 0x00000001) {};
Mikrokontroler rodziny AVR zbudowany jest w opacrciu o model pamięci:
Równoległy (Harvard)
Mieszany (zmodyfikowany Von Neumann)
Mieszany (Zmodyfikowany Harvard)
Szeregowy (Von Neumann)
Układ sterownika przerwań AIC, którego schemat blokowy przedstawiono na rys. Posiada następujące cechy:
Kolejka FIQ zarezerwowana jest wyłacznie dal urządzeń systemowych o ID=1
Sterownik przerwań obsługuje 32 przerwania od flag układów peryferyjnych oraz 32 przerwania od linii portu
Nie występują przerwania współdzielone
Zapewnia maskowanie (konfigurację) dowolnego przerwania sprzętowego zgłoszonego przez układy peryferyjne lub linie w porcie
Interfejs zgodny ze standardem EIA RS-232:
Umożliwia realizację transmisji równoległej
Umożliwia realizację transmisji w trybie synchronicznym w obu kierunkach jednocześnie full-duplex
Umożliwia obsługę kilku urządzeń podrzędnych
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umożliwia realizację transmisji różnicowej
Ramka danych interfejsu zgodnego ze standardem EIA RS-232 może składać się z:
Podwojnego bita stopu I bitu ACK
8 bitow danych
Podwójnego bitu startu
Pojedynczego bita stopu I bitu ACK
10 bitów danych dla trybu 8N1
Procedura: ISR(BADISR_vect) { Kod użytkownika tutaj }
Występuje dla współdzielonych przerwań, w sytuacji gdy nie zainstalowano programu obsługi przerwania.
Wskazuje na błąd systemu I pozwala na przejście do opcji resetu aplikacji
Procedura ta zastępuje procedurę ISR_ALIAS(wektor, target_vector) dla sterownika poziomu 2, gdy sygnalizacja zdarzenia (zgłoszenie żądania przerwania) jest niezależna od rzeczywistego urządzenia
Zostaje utworzona nowa użyteczna funkcja, która jako funkcja przerwania nie jest w rzeczywistości podłaczona do tabeli wektorów przerwań
{"name":"Systemy", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge of embedded systems through this comprehensive quiz featuring 50 carefully crafted questions. Dive deep into various aspects of embedded system architecture, design, and real-time operations.Whether you are a student, a professional, or simply a tech enthusiast, this quiz is designed to challenge your understanding and enhance your expertise.50 Multiple Choice QuestionsCovering various topics in embedded systemsEngaging and informative","img":"https:/images/course8.png"}