ASC BUN
Test Your Computing Knowledge: Architecture and Performance
Welcome to our quiz designed to challenge your understanding of computer architecture and performance aspects! Dive into a series of questions that will test your knowledge of pipeline processors, cache memory, and various dependencies in computing.
This quiz features:
- 15 thought-provoking questions
- Multiple-choice answers
- Insights into advanced computing concepts
Un procesor pipeline are 5 niveluri: Fetch-> Decode ->Read->Execute->Write-back . Daca se doreste implementarea avansarii datelor,care sunt nivelurile pipeline de la iesirea carora poate fi preluat operandul pe care teoretic nivelul Read il citeste din registre?
Execute
Fetch
Write-back
Decode
Read
O memorie cache de 32 KB cu asociativitate partiala de 4 cai este folosita de un procesor ce opereaza cu date de 32 de biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 16 cuvinte de date. Cate linii de memorie cache are fiecare cale?
512
256
64
16
32
128
Registrele virtuale sunt
Registrele piepline
Registrele din bufferul de reordonare
Registrele definite in setul de instructiuni
Registrele bufferului de translatare a adreselor virtuale
Statiile de rezervare
Elemenetele tabelei de pagini a memoriei virtuale
Memoria cache cu timpul de acces cel mai mic este cea cu
Asociativitate totala(fully-associative)
Mai multe cai(multi-way)
Corespondenta direct(direct-mapped)
Selectatii factorii care limiteaza numarul de niveluri de pipeline
Frecventa instructiunilor de salt
Timpul de propagare prin registrele pipeline
Numarul de unitati de executie
Dimensiunea memoriei cache
Numarul de registre ale setului de registre
Predictorul BTFNT (Backward Taken Forward Not Taken) este un
Predictor adaptiv
Predictor multiplu
Predictor static
Predictor statistic
Predictor hibrid
Predictor dinamic
Arhitectura von Neumann are
Memorii separate pentru date si instructiuni , fiecare cu magistrala ei de acces
O singura memorie si magistrale separate pentru instructiuni si pentru date
O singura memorie si o singura magistrala de acces
Niciuna din celelalte variante nu este corecta
Memorii separate pentru date si instructiuni, si o singura magistrala de acces
DOua instructiuni ce opereaza numai cu registrele sunt dependente RAW daca
Sursa instructiunii mai noi coincide cu destinatia instructiunii mai vechi
Destinatia instructiunii mai noi coincide cu destinatia instructiunii mai vechi
Destinatia instructiunii mai noi coincide cu sursa instructiunii mai vechi
Sursa instructiunii mai noi coincide cu sursa instructiunii mai vechi
Instructiunea ADD R7 R3 R4 depinde raw de instructiunea precedenta
MULT r2 r1 r3
MULT r1 r2 r3
MULT r1 r2 r7
MULT r3 r2 r1
MULT r7 r1 r2
Procesorul CISC este caracterizat de
Unitatea de control microprogramata
Multe registre de uz general
Microarhitectura pipeline
Circuit simplu de decodare
Unitate de executie complexa
Procesare secventiala a instructiunilor
Care este cea mai rapida memorie cache in combinatie cu bufferul de translatare (TLB)
Memorie cache cu adresa fizica
Memorie cache cu adresa virtuala
Memorie cache cu indexare virtuala si eticheta fizica
Statia de rezervare dintr-un procesor superscalar este
Un registru pipeline
Un registru din bufferul de reordonare
Un registru din bufferul de instructiuni
Un registru din bufferul de scriere in memorie
Un registru din setul de registre
Setul de instructiuni RISC este caracterizat de
Numar mic de instructiuni
Multiplec moduri de adresare a memoriei
Instructiuni artmetico-logice cu operanzi din memorie
Operatii artimetico-logice simple
Numar mare de registre de uz general
Instructiuni cu lungimi diferite
Frecventa maxima a ceasului unui procesor pipeline este limitata de
Timpul de propagare al celui mai rapid nivel
Timpul de acces al memoriei cache
Numarul de niveluri de pipeline
Numarul d eunitati de executie
Timpul de acces al memoriei principale
Timpul de propagare al celui mai lent nivel
Resursele comunce proceselor/programelor ce ruleaza in paralel pe un procesor multicore sau pe un calculator multiprocesor sunt
Setul de registre
Memoria principala
Registrele pipeline
Unitatea de executie
Numaratorul de program(PC)
Procesorul superscalar este caracterizat prin
Initierea executiei instructiunilor in ordine(in-order issue)
Initierea executiei instructiunilor in afara ordinii(out-of-order issue)
Absenta dependentelor intre instructiuni
Planificarea statica a instructiunilor
Planificarea dinamica a instructiunilor
Dependentele gestionate de un procesor VLIW sunt
Dependenta de date RAR
Dependenta de date RAW
Dependenta de control
Dependenta de date WAR
Niciuna
Dependenta de date WAW
Un procesor pipeline ce are 4 niveluri va procesa o secventa de 15 instructiuni in
15 perioade de ceas
19 perioade de ceas
4 perioade de ceas
20 perioade de ceas
60 perioade de ceas
18 perioade de ceas
Procentul instructiunilor de salt din secventa dinamica de instructiuni a unui program este de circa
1%
50%
25%
5%
10%
2.5%
Un procesor pipeline are 5 niveluri Fetch-> Read -> Execute 1 -> Execute2->Write-back. Daca se doreste iplementarea avansarii datelor, ca sunt nivelurile pipeline de la iesirea carora poate fi preluat operandul pe care teoretic nivelul Read il citeste din registre?
Read
Execute 1
Execute 2
Fetch
Write-Back
{"name":"ASC BUN", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Welcome to our quiz designed to challenge your understanding of computer architecture and performance aspects! Dive into a series of questions that will test your knowledge of pipeline processors, cache memory, and various dependencies in computing.This quiz features:15 thought-provoking questionsMultiple-choice answersInsights into advanced computing concepts","img":"https:/images/course4.png"}