Madaucucapuldepereti ASC
Advanced Computer Architecture Quiz
Test your knowledge of advanced computer architecture concepts through our comprehensive quiz consisting of 77 challenging questions! This quiz is designed for those with an interest in computer science and processor design.
- Explore topics like memory hierarchy, instruction pipeline, and data dependencies.
- Perfect for students, professionals, and anyone looking to deepen their understanding of computer architecture.
Selectati metodele de predictie care dau rezultate consistente inca de la inceputul programului
Predictie multipla (tournament)
Predictie statica
Predictie dinamica
Predictie hibrida
Predictie adaptiva
Etichetati componentele principale ale exemplului de calculator von Neumann din imagine. Atentie la directia conexiunilor!
0%
0
O memorie cache de 32 KB cu asociativitate partiala de 2 cai este folosită de un procesor ce opereaza cu date de 64 biti pentru optimizarea accesului la memoria principala folosind blocuri de memorie de 4 cuvinte de date. Cate linii de memorie cache are fiecare cale?
1024
64
128
512
2048
256
Etichetati campurile adresei de memorie asa cum sunt ele interpretate de memoria principala si de memoria cache:
0%
0
Un procesor pipeline ce are 8 niveluri, va procesa o secventa de 5 instructiuni in
14 perioade de ceas
5 perioade de ceas
13 perioade de ceas
12 perioade de ceas
8 perioade de ceas
40 perioade de ceas
Dependentele de control se gestioneaza prin:
Redenumirea registrelor
Predictia salturilor
Predicatia salturilor
Marirea numarului de niveluri pipeline
Avansarea datelor
Multiplicarea resurselor hardware
In estimarea timpului de executie al unei secvențe dinamice de N instrucțiuni pe un calculator ce procesează o instrucțiune în CPI cicluri de ceas, N * CPI * Tck, precizați care din cei trei parametri este cel mai mult inflențat de
Microarhitectura procesorului - CPI
Arhitectura setului de instructiuni - N
Tehnologia de fabricatie - Tck
Resursele comune proceselor/programelor ce ruleaza in paralel pe un procesor multicore sau pe un calculator multiprocesor sunt:
Numaratorul de program(PC)
Unitatea de executie
Memoria principala
Setul de registre
Registrele pipeline
Care este cea mai rapida memorie cache în combinație cu bufferul de translatare (TLB)?
Memoria cache cu adresa virtuala
Memoria cache cu adresa fizica
Memoria cache cu indexare virtuala si eticheta fizica
Microarhitectura Thornton este caracterizata prin:
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
Planificarea statică a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Planificarea dinamică distribuită a instrucțiunilor
Planificarea dinamică centralizată a instrucțiunilor
Instrucțiunea ADD R3 R7 R2 depinde WAR de instrucțiunea precedentă:
MULT R3 R5 R1
MULT R1 R3 R5
MULT R5 R7 R2
MULT R2 R1 R5
MULT R1 R7 R5
Dependentele gestionate un procesor secvential von Neumann sunt:
Niciuna
Dependența de control
Dependența de date RAR
Dependența de date WAW
Dependența de date RAW
Dependența de date WAR
Memoria cache cu cea mai ridicata rata de accese reușite (hit/miss ratio) este cea cu
Asociativitate totală (fully-associative)
Mai multe căi (multi-way)
Corespondență directă (direct-mapped)
Pentru gestiunea eficienta a memoriei cache, memoria principala se imparte in ........ De memorie. Acestea pot fi copiate in memoria cache in ...... . În cazul asociativității parțiale, memoria cache este împărțită suplimentar în ..... . Pentru gestiunea memoriei principale, memoria virtuală este împărțită în ..... De memorie. Acestea sunt la nevoie copiate în memoria principala in ...... De memorie
Blocuri,linii,cai pagini,cadre
Pozitionati bufferul de instructiuni si blocul de citire din setul de registre in traseul unei instrucţiuni prin procesorul cu planificare centralizată
Fetch,instruction buffer, register read
Un procesor pipeline are 5 niveluri: Fetch -> Read -> Execute 1 -> Execute 2 -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
Fetch
Execute1
Read
Write-back
Execute 2
Procesorul RISC este caracterizat de:
Circuit simplu de decodare
Unitate de control microprogramată
Procesare secvențială a instrucțiunilor
Unitate de execuție complexă
Microarhitectură pipeline
Multe registre de uz general
Doua instructiuni ce opereaza numai cu registrele sunt dependente RAW daca:
Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
Destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi
Destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi
Setul de instructiuni RISC este caracterizat de:
Operații aritmetico-logice simple
Număr mare de registre de uz general
Număr mic de instrucțiuni
Instrucțiuni aritmetico-logice cu operanzi din memorie
Multiple moduri de adresare a memoriei
Instrucțiuni cu lungimi diferite
Procesorul superscalar este caracterizat prin:
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Planificarea dinamică a instrucțiunilor
Absența dependențelor între instrucțiuni
Planificarea statică a instrucțiunilor
Care din urmatoarele dependente pot fi eliminate prin multiplicarea resurselor hardware (unități de executie, porturi de acces, magistrale de date) ?
Dependențe de date WAW
Dependențe structurale
Dependențe de date RAW
Dependențe de date WAR
Dependențe de control
Dependentele de control pot genera sincope (bubbles) la procesoarele:
Pipeline scalar
Superscalar
Secvențial
VLIW
Etichetati blocurile procesorului care sunt conectate la bufferul de reordonare. Atentie la directia si pozitionarea conexiunilor!
Decode unit, Execution unit --> ROB -> Register set
Arhitectura von Neumann are
Memorii separate pentru date și instrucțiuni, fiecare cu magistrala ei de access.
O singură memorie și magistrale separate pentru instrucțiuni și pentru date.
Memorii separate pentru date și instrucțiuni, și o singură magistrală de access.
O singură memorie și o singură magistrală de access.
Niniuna din celelalte variante nu este corectă
Selectati factorii care limiteaza numărul de niveluri de pipeline.
Numărul de unități de execuție
Numărul de registre ale setului de registre
Dimensiunea memoriei cache
Timpul de propagare prin registrele pipeline
Frecvența instrucțiunilor de salt
Un procesor pipeline are 5 niveluri: Fetch -> Decode -> Read -> Execute -> Write-back Daca se dorește implementarea avansarii datelor, care sunt nivelurile pipeline de la ieșirea carora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
Decode
Fetch
Execute
Read
Write-back
Resursele comune firelor de executie ce ruleaza în paralel pe un procesor multithreading sunt:
Numărătorul de program (PC)
Memoria principală
Setul de registre
Registrele pipeline
Unitatea de execuție
Procentul instructiunilor de salt din secventa dinamică de instrucțiuni a unui program este de circa:
1%
25%
10%
5%
50%
2.5%
In memoria cache cu corespondenta directa (direct-mapped cache) un bloc din memoria principala poate fi copiat:
Doar într-o linie prestabilită.
în oricare din liniile memoriei cache
în oricare din liniile unui subset al memoriei cache
Instructiunea ADD R1 R5 R7 depinde WAR de instructiunea precedenta:
MULT R2 R1 R5
MULT R1 R7 R5
MULT R1 R3 R5
MULT R3 R5 R1
MULT R5 R7 R2
Resursele separate ale fiecărui proces/program ce rulează în paralel pe un procesor multicore sau pe un calculator multiprocesor sunt:
Registrele pipeline
Memoria principală
Numărătorul de program (PC)
Setul de registre
Unitatea de execuție
Doua instructiuni ce opereaza numai cu registrele sunt dependente WAW dacă:
Destinația instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi.
Sursa instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi.
Sursa instrucțiunii mai noi coincide cu sursa instrucțiunii mai vechi.
Destinația instrucțiunii mai noi coincide cu destinația instrucțiunii mai vechi.
TLB (Translation Lookaside Buffer) este
O memorie cache pentru tabela de pagini
O memorie cache pentru memoria principală
Tabela de pagini din memoria principală
Bufferul de reordonare a instrucțiunilor
Tabela de mapare a registrelor virtuale
Frecventa maxima a ceasului unui procesor pipeline este limitată de:
Timpul de propagare al celui mai rapid nivel
Timpul de acces al memoriei cache
Timpul de acces al memoriei principale
Timpul de propagare al celui mai lent nivel
Numărul de unități de execuție
Numărul de niveluri de pipeline
Cel mai simplu predictor static este
Predictorul BNTFT (Backward Not Take Forward Taken)
Predictorul Always Taken
Predictorul BTFNT (Backward Taken Forward Not Taken)
Predictorul hibrid
Predictorul statistic
Predictorul Always Not Taken
Statia de rezervare dintr-un procesor superscalar este:
Un registru din bufferul de instrucțiuni
Un registru din setul de registre
Un registru din bufferul de scriere în memorie
Un registru pipeline
Un registru din bufferul de reordonare
Care din urmatoarele dependente nu pot fi eliminate, deoarece țin de logica algoritmului implementat de program?
Dependențe de control
Dependențe de date WAW
Dependențe de date RAW
Dependențe structurale
Dependențe de date WAR
Un procesor cu pipeline ce are 16 niveluri, va procesa o secvență de 16 instrucțiuni în
31 perioade de ceas
16 perioade de ceas
256 perioade de ceas
32 perioade de ceas
16 perioade de ceas
33 perioade de ceas
Registrul de istorie globala (Global History Register) este folosit in:
Predictorul dinamic pe 2 niveluri
Predicția statică
Predictorul dinamic pe 2 biți
Predictorul dinamic de 1 bit
Predicția statistică
Poziţionaţi bufferul de instrucţiuni şi blocul de citire din setul de registre în traseul unei instrucţiuni prin procesorul cu planificare distribuită (Tomasulo)
0%
0
Memoria cache cu timpul de acces cel mai mic este cea cu
Corespondență directă (direct-mapped)
Asociativitate totală (fully-associative)
Mai multe căi (multi-way)
Procesorul VLIW este caracterizat prin:
Planificarea dinamică distribuită a instrucțiunilor
Planificarea dinamică centralizată a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
Planificarea statică a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Memoria cache cu implementarea cea mai simpla este cea cu
Mai multe căi (multi-way)
Corespondență directă (direct-mapped)
Asociativitate totală (fully-associative)
Daca destinatia instructiunii curente este identică cu destinația instrucțiunii precedente, cele două instrucțiuni
Depind RAW una de cealaltă.
Sunt independente.
Depind WAR una de cealaltă.
Depind WAW una de cealaltă.
Dependentele gestionate de un procesor VLIW sunt:
Dependența de control
Dependența de date WAW
Dependența de date WAR
Dependența de date RAR
Niciuna
Dependența de date RAW
Dependentele artificiale de date se elimina prin:
Redenumirea registrelor
Avansarea datelor
Predicția salturilor
Multiplicarea resurselor hardware
Mărirea numărului de niveluri pipeline
Predicația salturilor
Selectati pentru fiecare granularitate hardware procesorul corespunzator:
Granularitate mica -> procesor superscalar
Granularitate mare -> procesor multicore
Granularitate medie -> procesor multithreading
Procesorul CISC este caracterizat de:
Unitate de control microprogramată
Circuit simplu de decodare
Unitate de execuție complexă
Procesare secvențială a instrucțiunilor
Multe registre de uz general
Microarhitectură pipeline
In memoria cache cu asociativitate totala (fully-associative cache) un bloc din memoria principala poate fi copiat:
în oricare din liniile memoriei cache
în oricare din liniile unui subset al memoriei cache
Doar într-o linie prestabilită.
Predictia statistica a salturilor este:
Predictie mulipla
Predictie dinamica
Predictie adaptiva
Predictie statica
Predictie hibrida
Doua instructiuni ce opereaza numai cu registrele sunt independente daca:
Destinatia instructiunii mai noi coincide cu destinatia instructiunii mai vechi
Sursa instructiunii mai noi coincide cu sursa instructiunii mai vechi
Destinatia instructiunii mai noi coindice cu sursa instructiunii mai vechi
Sursa instructiunii mai noi coincide cu destinatia instructiunii mai vechi
Etichetati componentele principale ale arhitecturii Harvard de calculator. Atentie la directia conexiunilor!
0%
0
Numaratorul de 2 biti cu saturatie este un:
Predictor static
Predictor hibrid
Predictor multiplu
Predictor dinamic cu 2 niveluri
Predictor statistic
Predictor dinamic cu un nivel
Setul de instructiuni CISC este caracterizat de:
Instructiuni cu lungimi diferite
Numar mic de instructiuni
Numar mare de registre de uz general
Multiple moduri de adresare a memoriei
Operatii aritmetico-logice simple
Instructiuni aritmetico-logice cu operanzi din memorie
Microarhitectura Tomasulo este caracterizata prin:
Initierea executiiei instructiunilor in afara ordinii (out-of order issue)
Initierea executiiei instructiunilor in ordine (in-order issue)
Planificarea dinamica centralizata a instructiunilor
Planificarea dinamica distribuita a instructiunilor
Planificarea statica a instructiunilor
Resursele separate ale fiecarui fir de executie ce ruleaza in paralel pe un procesor multithreading sunt:
Numaratorul de program (PC)
Unitatea de executie
Memoria principala
Setul de registre
Registrele pipeline
Predictorul BTFNT (Backward Taken Forward Not Taken) este un
Predictor adaptiv
Predictor statistic
Predictor static
Predictor hibrid
Predictor multiplu
Predictor dinamic
Dependentele gestionate un procesor pipeline cu executia instructiunilor strict in ordine sunt:
Niciuna
Dependenta de control
Dependenta de date RAR
Dependenta de date RAW
Dependenta de date WAR
Dependenta de date WAW
Memoria cache cu timpul de acces cel mai mare este cea cu
Asociativitate totala (fully-associative)
Corespondenta directa (direct-mapped)
Mai multe cai (multi-way)
Dependentele naturale de date se pot gestiona prin:
Avansarea datelor
Redenumirea registrelor
Multiplicarea resurselor hardware
Predicatia salturilor
Marirea numarului de niveluri pipeline
Predictia salturilor
Dependentele gestionate un procesor superscalar sunt:
Niciuna
Dependenta de date WAW
Dependenta de control
Dependenta de date RAW
Dependenta de date WAR
dependenta de date RAR
Cel mai peformant predictor static este
Predictorul BTFNT (Backward Taken Forward Not Taken)
Predictorul hibrid
Predictorul BNTFT (Backward Not Take Forward Taken)
Predictorul Always Not Taken
Predictorul statistic
Predictorul Always Taken
Harvard are
Memorii separate si fiecare cu magistrala ei de acces
Restul nu se inteleg memoreaza primul raspuns
Memoria cache cu implementarea cea mai complexa este cea cu:
Mai multe cai (multi-way)
Corespondenta directa (direct-mapped)
Asociativitate totala (fully-associative)
Registrele virtuale sunt
Registrele pipeline
Registrele din bufferul de reordonare
Registrele definite in setul de instructiuni
Registrele bufferului de translatare a adreselor virtuale
Statiile de rezervare
Elementele tabelei de pagini a memoriei virtuale
{"name":"Madaucucapuldepereti ASC", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge of advanced computer architecture concepts through our comprehensive quiz consisting of 77 challenging questions! This quiz is designed for those with an interest in computer science and processor design. Explore topics like memory hierarchy, instruction pipeline, and data dependencies.Perfect for students, professionals, and anyone looking to deepen their understanding of computer architecture.","img":"https:/images/course1.png"}