ASC-1
Data Dependencies and Architecture Quiz
Test your knowledge on data dependencies, processor architectures, and cache memory concepts through this engaging quiz. Perfect for students and professionals aiming to reinforce their understanding of computer architecture.
- 9 challenging questions
- Multiple choice and checkbox formats
- Immediate feedback on your answers
Care din următoarele dependențe de date este naturală:
WAR
WAW
RAR
RAW
Conform taxonomiei lui Flynn, procesorul von Neumann face parte din clasa:
MISD
SIMD
MIMD
SISD
Frecvența maximă a ceasului unui procesor pipeline este limitată de:
Numărul de niveluri de pipeline
Timpul de acces al memoriei principale
Numărul de unități de execuție
Timpul de acces al memoriei cache
Timpul de propagare al celui mai rapid nivel
Timpul de propagare al celui mai lent nivel
Predicția statistică a salturilor este:
Predicție multiplă
Predicție dinamică
Predicție adaptivă
Predicție statică
Predicție hibridă
Arhitectura von Neumann are
O singură memorie și o singură magistrală de access.
Memorii separate pentru date și instrucțiuni, fiecare cu magistrala ei de access.
O singură memorie și magistrale separate pentru instrucțiuni și pentru date.
Niniuna din celelalte variante nu este corectă
Memorii separate pentru date și instrucțiuni, și o singură magistrală de access.
Microarhitectura Thornton este caracterizată prin:
Planificarea statică a instrucțiunilor
Planificarea dinamică centralizată a instrucțiunilor
Planificarea dinamică distribuită a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
ADD R1 R3 R4 depinde WAW de instrucțiunea precedentă:
A. MULT R2 R3 R4
MULT R1 R2 R7
MULT R7 R3 R3
MULT R4 R7 R2
MULT R7 R1 R2
O memorie cache de 16 KB cu asociativitate partiala de 8 căi este folosită de un procesor ce operează cu date de 16 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 8 cuvinte de date. Câte linii de memorie cache are fiecare cale?
64
512
256
128
16
32
Dependențele gestionate de un procesor VLIW sunt:
Dependența de date WAW
Niciuna
Dependența de date WAR
Dependența de date RAR
Dependența de control
Dependența de date RAW
{"name":"ASC-1", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Test your knowledge on data dependencies, processor architectures, and cache memory concepts through this engaging quiz. Perfect for students and professionals aiming to reinforce their understanding of computer architecture.9 challenging questionsMultiple choice and checkbox formatsImmediate feedback on your answers","img":"https:/images/course5.png"}