Test de Cuno?tin?e Computerizate
Test de Cuno?tin?e Computerizate
Evaluarea cuno?tin?elor tale tehnice este acum mai u?oar? ca niciodat?! La acest quiz, vei avea ocazia s? î?i testezi abilit??ile ?i s? î?i l?rgi orizonturile în domeniul arhitecturii calculatoarelor ?i proces?rii informa?iei.
Întreb?rile acoper? subiecte variate, inclusiv:
- Memoria cache
- Procesele de pipelining
- Structuri de date ?i algoritmi
- Microarhitecturi
TLB (Translation Lookaside Buffer) este
Bufferul de reordonare a instrucţiunilor
O memorie cache pentru memoria principală
Tabela de pagini din memoria principală
O memorie cache pentru tabela de pagini
Tabela de mapare a registrelor virtuale
Care din următoarele dependenţe pot fi eliminate prin multiplicarea resurselor hardware (unităţi de execuţie, porturi de acces, magistrale de date)?
Dependenţe de date WAR
Dependenţe de date WAV
Dependenţe de control
Dependenţe structurale
Dependenţe de date RAW
Un procesor cu pipeline ce are 4 niveluri, va procesa o secvență de 16 instrucțiuni în
A. 64 perioade de ceas
B. 20 perioade de ceas
C. 4 perioade de ceas
D. 21 perioade de ceas
E. 19 perioade de ceas
F. 16 perioade de ceas
O memorie cache de 256 KB cu asociativitate partiala de 4 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 16 cuvinte de date. Câte linii de memorie cache are fiecare cale?
512
64
128
256
32
1024
Dependențele structurale se pot elimina prin:
A. Avansarea datelor
B. predicația salturilor
C. predicția salturilor
D. Redenumirea registrelor
E. Multiplicarea resurselor hardware
F. mărirea numărului de niveluri pipeline
Microarhitectura Tomasulo este caracterizată prin:
A. inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
B. inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
C. Planificarea dinamică centralizată a instrucțiunilor
D. Planificarea dinamică distribuită a instrucțiunilor
E. Planificarea statică a instrucțiunilor
Instrucțiunea ADD R1 R5 R7 depinde WAW de instrucțiunea precedentă: depinde WAW de instrucțiunea precedentă:
MULT R1 R3 R5
MULT R5 R7 R2
C. MULT R2 R1 R5
MULT R1 R7 R5
MULT R3 R5 R1
Registrul de istorie globală (Global History Register) este folosit în:
A. Predictorul dinamic pe 2 niveluri
B. predicția statică
C. Predictorul dinamic pe 2 biți
D. Predictorul dinamic de 1 bit
E. predicția statistică
Memoria cache cu cea mai ridicată rată de accese reușite (hit/miss ratio) este cea cu
A. Mai multe căi (multi-way)
B. corespondență directă (direct-mapped)
C. Asociativitate totală (fully-associative)
Resursele separate ale fiecărui proces/program ce rulează în paralel pe un procesor multicore sau pe un calculator multiprocesor sunt:
A. Registrele pipeline
B. Memoria principală
C. numărătorul de program (PC)
D. Setul de registre
E. Unitatea de execuție
O memorie cache de 32 KB cu asociativitate partiala de 2 căi este folosită de un procesor ce operează cu date de 128 biți pentru optimizarea accesului la memoria principală folosind blocuri de memorie de 8 cuvinte de date. Câte linii de memorie cache are fiecare cale?
64
128
256
512
16
32
{"name":"Test de Cuno?tin?e Computerizate", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Evaluarea cuno?tin?elor tale tehnice este acum mai u?oar? ca niciodat?! La acest quiz, vei avea ocazia s? î?i testezi abilit??ile ?i s? î?i l?rgi orizonturile în domeniul arhitecturii calculatoarelor ?i proces?rii informa?iei.Întreb?rile acoper? subiecte variate, inclusiv:Memoria cacheProcesele de pipeliningStructuri de date ?i algoritmiMicroarhitecturi","img":"https://cdn.poll-maker.com/104-5101051/img-pw9dqbqyrapo4otaorqvtbji.jpg"}