ASC-4
ASC-4 Processor Architecture Quiz
Put your knowledge of processor architecture and design to the test with this 10-question quiz. From global history registers to RISC instruction sets, this quiz covers a broad range of topics related to computer architecture.
Features:
- 10 engaging questions
- Multiple choice and checkbox formats
- Test your understanding of key concepts
Registrul de istorie globală (Global History Register) este folosit în:
Predictorul dinamic pe 2 biți
Predicția statistică
Predictorul dinamic de 1 bit
Predictorul dinamic pe 2 niveluri
Predicția statică
Procesorul VLIW este caracterizat prin:
Planificarea dinamică distribuită a instrucțiunilor
Planificarea dinamică centralizată a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în afara ordinii (out-of-order issue)
Planificarea statică a instrucțiunilor
Inițierea execuțiiei instrucțiunilor în ordine (in-order issue)
Memoria cache cu implementarea cea mai simplă este cea cu
Mai multe căi (multi-way)
Corespondență directă (direct-mapped)
Asociativitate totală (fully-associative)
Dacă destinația instrucțiunii curente este identică cu destinația instrucțiunii precedente, cele două instrucțiuni
Depind RAW una de cealaltă.
Sunt independente.
Depind WAR una de cealaltă.
Depind WAW una de cealaltă.
Un procesor cu pipeline ce are 15 niveluri, va procesa o secvență de 12 instrucțiuni în
A. 26 perioade de ceas
180 perioade de ceas
15 perioade de ceas
28 perioade de ceas
27 perioade de ceas
12 perioade de ceas
Un procesor pipeline are 5 niveluri: Fetch -> Decode -> Read -> Execute -> Write-back Dacă se dorește implementarea avansării datelor, care sunt nivelurile pipeline de la ieșirea cărora poate fi preluat operandul pe care teoretic nivelul Read îl citește din registre?
Decode
B. Fetch
Execute
Read
Write-back
Conform taxonomiei lui Flynn, procesorul multicore face parte din clasa:
SIMD
SISD
MISD
MIMD
ADD R1 R5 R7. Instrucțiunea nu depinde de instrucțiunea precedentă:
MULT R1 R7 R5
MULT R2 R1 R5
MULT R3 R5 R1
MULT R2 R7 R5
MULT R1 R3 R5
Setul de instrucțiun RISC este caracterizat de:
Număr mic de instrucțiuni
Multiple moduri de adresare a memoriei
Instrucțiuni aritmetico-logice cu operanzi din memorie
Instrucțiuni cu lungimi diferite
Operații aritmetico-logice simple
Număr mare de registre de uz general
Dependențele artificiale de date se elimină prin:
Redenumirea registrelor
Avansarea datelor
Predicția salturilor
Multiplicarea resurselor hardware
Mărirea numărului de niveluri pipeline
Predicația salturilor
{"name":"ASC-4", "url":"https://www.quiz-maker.com/QPREVIEW","txt":"Put your knowledge of processor architecture and design to the test with this 10-question quiz. From global history registers to RISC instruction sets, this quiz covers a broad range of topics related to computer architecture. Features: 10 engaging questions Multiple choice and checkbox formats Test your understanding of key concepts","img":"https:/images/course1.png"}